JP2507654B2 - 画像デ―タ直交変換処理装置のマトリクス演算回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 画像データ直交変換処理装置のマトリクス演算回路に
関し、 回路規模の削減を目的とし、 選択された処理データの列マトリクスの１列分の処理
データを順次ラッチする第１のラッチ手段と、第１のラ
ッチ手段がラッチする処理データに対応付けられる変換
定数の列マトリクスの変換定数を、等しい個数で分割す
る分割単位に従って順次ラッチする第２のラッチ手段
と、第１のラッチ手段にラッチされる処理データと、第
２のラッチ手段にラッチされる変換定数との乗算値を算
出する乗算手段と、乗算手段の乗算値を累積加算する加
算手段と、加算手段に対応し、かつ変換定数の分割数に
応じて備えられて、加算手段の累積加算値をラッチする
第３のラッチ手段とを備え、第３のラッチ手段の内の第
２のラッチ手段にラッチされる分割単位に対応して備え
られるラッチ手段が、加算手段にそれまでの累積加算値
を与え、かつ加算手段からの新たな累積加算値を受け取
るよう構成する。

〔産業上の利用分野〕

本発明は、画像データを直交変換し、あるいは符号さ
れた画像データを逆直交変換する画像データ直交変換処
理装置で用いられて、小さな回路規模でもってマトリク
ス演算を実行する画像データ直交変換処理装置のマトリ
クス演算回路に関するものである。

数値データに比べて情報量が桁違いに大きい画像デー
タ、特に、中間調画像やカラー画像の画像データを効率
的に蓄積し、あるいは、高速かつ高品質で伝送していく
ようにするためには、画素毎の階調値を高効率に符号化
していく必要がある。この画像データの符号化処理方式
として、画像データから切り出されたブロック内の画素
に対して直交変換を施して、この直交変換により算出さ
れた変換係数を符号化することで画像データを高効率に
符号化していくという符号化処理方式があり、これに対
応して、この符号化された変換係数を逆直交変換してい
くことで画像データの復元を実行する復号化処理方式が
ある。このような直交変換処理を扱う画像データ直交変
換処理装置では、マトリクス演算を実行していく必要が
あるが、このマトリクス演算は小さな規模の回路で実現
できるようにしていく必要があるのである。

〔従来の技術〕

画像データの直交変換方式として最も広く用いられて
いる適応離散コサイン変換符号化方式（Adaptive Discr
ete Cosine Transform。以下、ADCTと称する）に従って
従来技術を説明する。

ADCTは、画像を例えば８×８画素からなるブロックに
分割し、この分割された各ブロックの画像信号に対して
２次元離散コサイン変換（以下、DCTと称する）処理を
施すことで、空間周波数分布を表すDCT係数を導出する
とともに、このDCT係数を視覚に適応した閾値でもって
量子化し、この求められた量子化係数を統計的に求めた
ハフマン・テーブル等に従って符号化することで画像信
号の符号化を実行することになる。

先ず最初に、第３図に示すADCTの符号化処理の機能ブ
ロック図に従って、ADCTの符号化処理の概略について説
明するとともに、第４図に示すADCTの復号化処理の機能
ブロック図に従って、ADCTの復号化処理の概略について
説明し、続いて、第５図に従って、ADCTの符号化・復号
化処理で用いられるマトリクス演算回路の従来技術につ
いて詳細に説明する。ここで、第３図（ａ）は、ADCTの
符号化回路の基本構成を図示するものであり、第３図
（ｂ）は、このADCTの符号化回路を構成する２次元DCT
変換部40の詳細な構成を図示するものである。また、第
４図（ａ）は、ADCTの復号化回路の基本構成を図示する
ものであり、第４図（ｂ）は、このADCTの復号化回路を
構成する２次元逆DCT変換部50の詳細な構成を図示もの
である。

最初に、第３図に従って、ADCTの符号化処理の概略に
ついて説明する。

２次元DCT変換部40に対して、第６図に示すような８
×８画素のブロックの画像信号が入力されることにな
る。２次元DCT変換部40は、この入力された画素信号に
対して２次元のDCT処理を施すことで、第７図に示すよ
うな空間周波数分布のDCT係数を算出して、次段の線形
量子化部41に出力するよう処理する。この２次元DCT変
換部40で実行されるDCT係数の算出処理は、具体的に
は、第３図（ｂ）に示すように、１次元DCT変換部400
で、入力された画像信号とDCT変換定数格納部401に格納
されるDCT変換定数（８×８のマトリクスのデータ形式
に従う定数である）との間のマトリクス演算を実行し、
次に、転置部402で、この演算結果のマトリクス値の行
と列との転置（α_ij→α_ji）を実行し、続いて、１次元
DCT変換部403で、この転置されたマトリクス値とDCT変
換定数格納部401のDCT変換定数との間のマトリクス演算
を実行し、最後に、転置部404で、この演算結果のマト
リクス値の行と列との転置を実行して出力することで実
行されることになる。

この算出されたDCT係数を受け取ると、線形量子化部4
1は、このDCT係数を量子化閾値格納部42に格納されるマ
トリクスデータ形式の量子化閾値とマトリクス要素対応
で除算処理することで、対応の閾値より小さな値を持つ
DCT係数を“0"に、また、大きな値を持つDCT係数をその
除算値の整数値に量子化する。第８図に、このとき使用
される量子化閾値格納部42の量子化閾値の一例を図示す
る。この量子化処理により、第９図に示すように、DC成
分（第１行第１列のマトリクス値）と僅かなAC成分（第
１行第１列以外のマトリクス値）のみが値を持つ量子化
係数が生成されることになる。そして、線形量子化部41
は、この生成した量子化係数を第10図に示す数値の順番
のジグザクな走査順序（空間周波数の低周波数成分から
高周波数成分へという順序である）に従って、次段の可
変長符号化部43に出力するよう処理する。

この走査順序に従って生成された量子化係数を受け取
ると、可変符号化部43は、画像毎の統計量をもとにして
作成されるハフマン・テーブルで構成される符号表44を
参照しつつ、DC成分については、前のブロックのDC成分
との差分値を可変長符号化し、AC成分については、“0"
でない量子化係数の値（以下、インデックス値と称す
る）と、そこまでの“0"の値を持つ量子化係数のランの
長さ（以下、ランと称する）とを可変長符号化すること
で、生成された量子化係数の符号化を実行する。そし
て、可変長符号化部43は、この符号データを順次、外部
機器に対して出力するよう処理することになる。

次に、第４図に従って、ADCTの復号化処理の概略につ
いて説明する。

可変長復号部50に対して、上述のADCTの符号化処理で
もって符号化された符号データが入力されることにな
る。可変長復号部50は、符号表44のハフマン・テーブル
と逆とテーブルでもって構成される復号表51に従って、
この入力されてくる符号データをインデックスとランの
固定長データに復号して次段の逆量子化部52に出力する
よう処理する。この復号データ（量子化係数の復号され
たもの）を受け取ると、逆量子化部52は、この復号デー
タを量子化閾値格納部53（量子化閾値格納部42と同一の
閾値を管理する）の閾値とマトリクス要素対応で乗算処
理することで逆量子化を実行して、DCT係数を復元す
る。そして、逆量子化部52は、この復元したDCT係数を
次段の２次元逆DCT変換部54に出力するよう処理する。

このDCT係数を受け取ると、２次元逆DCT変換部54は、
入力されたDCT係数に対して２次元の逆DCT処理を施すこ
とで、空間周波数分布のDCT係数から画像信号を復元す
るよう処理する。この２次元逆DCT変換部54で実行され
る画像信号への復元処理は、具体的には、第４図（ｂ）
に示すように、１次元逆DCT変換部540で、入力されたDC
T係数と逆DCT変換定数格納部541に格納される逆DCT変換
定数（DCT変換定数格納部401に格納されるDCT変換定数
の転置行列である）との間のマトリクス演算を実行し、
次に、転置部542で、この演算結果のマトリクス値の行
と列との転置（β_ij→β_ji）を実行し、続いて、１次元
逆DCT変換部543で、この転置されたマトリクス値と逆DC
T変換定数格納部541の逆DCT変換定数との間のマトリク
ス演算を実行し、最後に、転置部544で、この演算結果
のマトリクス値の行と列との転置を実行して出力するこ
とで実行されることになる。

次に、第５図に従って、２次元DCT変換部40の１次元D
CT変換部400の回路構成の従来技術について説明する。
なお、２次元DCT変換部40の１次元DCT変換部403と、２
次元逆DCT変換部54の１次元逆DCT変換部540,543も全く
同一の回路構成を使用している。

入力される８×８画素の画像信号を〔X_ij〕とし、DCT
変換定数格納部401に格納される８×８マトリクスのDCT
へ変換定数を〔A_ij〕とするならば、１次元DCT変換部40
0は、 〔A_ij〕・〔X_ij〕 のマトリクス演算を実行することでマトリクス値
〔Y_ij〕を算出する処理を実行することになる。このマ
トリクス演算は、DCT変換定数のマトリクスと画像信号
の列マトリクスとのマトリクス演算を単位にして実行さ
れる。すなわち、Y₁₁,Y₂₁,Y₃₁,Y₄₁,Y₅₁,Y₆₁,Y₇₁,Y₈₁,に
ついて説明するならば、１次元DCT変換部400は、 を算出するよう処理するのである。

このマトリクス演算を実行するために、従来の１次元
DCT変換部400は、この（１）式ないし（８）式で説明す
るならば、第５図に示すように、ラッチ回路410に先頭
画素の画像信号X₁₁をセットし、続いて、DCT変換定数格
納部401からこれに対応する８個をDCT変換定数A_i1（１
≦ｉ≦８）を読み出して、用意する８個のラッチ回路41
1にそれぞれセットする。続いて、ラッチ回路411に対応
して備えられる８個の乗算器412が、ラッチ回路410にセ
ットされる画像信号X₁₁と、対応のラッチ回路411にセッ
トされるDCT変換定数A_i1とを乗算して、その乗算値F_i1
を出力段に備えられるラッチ回路413にセットする。こ
のようにして、上述のY_i1（１≦ｉ≦８）の第１項のF_i1
（１≦ｉ≦８）が並列的に算出されることになる。続い
て、ラッチ回路413に対応して備えられる加算器414が、
ラッチ回路413に保持される乗算結果値F_i1と、加算器41
4の出力段に備えられるラッチ回路415に保持されるゼロ
値とを加算して、その加算値であるF_i1をラッチ回路415
にセットすることで第１ステップの処理を終了する。

第１ステップの処理が終了すると、１次元DCT変換部4
00は、ラッチ回路410に２番目の画像信号X₂₁をセット
し、DCT変換定数格納部401からこれに対応する８個のDC
T変換定数A_i2（１≦ｉ≦８）を読み出してラッチ回路41
1にセットする。続いて、乗算器412が、ラッチ回路410
にセットされる画像信号X₂₁と、ラッチ回路411にセット
されるDCT変換定数A_i2とを乗算して、その乗算値F_i2を
ラッチ回路413にセットする。このようにして、上述のY
_i1（１≦ｉ≦８）の第２項のF_i2（１≦ｉ≦８）が並列
的に算出されることになる。続いて、加算器414が、ラ
ッチ回路413に保持される乗算結果値F_i2と、ラッチ回路
415に保持される前回の処理ステップまでの累積加算値F
_i1とを加算して、その加算値である（F_i1＋F_i2）をラッ
チ回路415にセットすることで第２ステップの処理を終
了する。

１次元DCT変換部400は、以下同様の処理を第８ステッ
プまで繰り返していくことで、８個用意されるラッチ回
路415の各々に、 Y_i1＝F_i1＋F_i2＋F_i3＋F_i4＋F_i5＋F_i6＋F_i7＋F_i8 但し、ｉ＝１〜８ をラッチする。そして、ラッチ回路416が、この１列分
の８画素のマトリクス値Y_i1をラッチし、マルチプレク
サ417が、このラッチ回路416のラッチするマトリクス値
Y_i1を順次選択して出力していくよう処理する。そし
て、１次元DCT変換部400は、以上の処理を画像信号X_ij
の８列に対して繰り返していくことで、１ブロックの画
像信号に対しての変換処理を実行し、この１ブロックに
対しての変換処理を１画面に対して繰り返していくこと
で、１画面分の画像データに対しての変換処理を実行す
る。

〔発明が解決しようとする課題〕

しかしながら、このような回路構成に従ってマトリク
ス演算を実行する従来技術では、変換処理の高速化は実
現されるものの、８画素の変換に対しては８個の乗算器
412及び加算器414が必要となるというように、１ブロッ
クの１列分の画素数に応じた乗算器412及び加算器414が
必要になることになる。よく知られているように、乗算
器412を構成するには大きなゲート数が必要となる。こ
れから、乗算器412を多く必要とする１次元DCT変換部40
0,403や１次元逆DCT変換部540,543のような構成に従う
従来のマトリクス演算回路では、回路規模が大きくなる
という問題点があった。

本発明はかかる事情に鑑みてなされたものであって、
画像データ直交変換処理装置で用いられるマトリクス演
算回路を小さな回路規模でもって実現できるようにする
新たな画像データ直交変換処理装置のマトリクス演算回
路の提供を目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１は画像データ直交変換処理装置であって、画
像データを直交変換し、あるいは符号化された画像デー
タを逆直交変換するもの、２は画像データ直交変換処理
装置１の直交変換処理時に実行が要求されるマトリクス
演算を処理するマトリクス演算回路であって、Ｎ行Ｎ列
のマトリクスのデータ形式をとる変換定数とＮ行１列の
マトリクスのデータ形式をとる処理データとのマトリク
ス演算を実行するものである。

マトリクス演算回路２は、１つの第１のラッチ手段10
と、マトリクスの列に対して等しい個数でもって分割さ
れた変換定数の該個数分用意される第２のラッチ手段11
と、各第２のラッチ手段11に対応付けて用意される乗算
手段12と、各乗算手段12に対応付けて用意される加算手
段13と、各加算手段13に対して変換定数の分割数分用意
される第３のラッチ手段14と、各加算手段13に対応付け
て用意される選択手段15とを備えるよう構成する。例え
ば８×８のマトリクスのデータ形式をとる変換定数を、
例えば４×８のマトリクスと４×８のマトリクスとの２
つに分割する例で説明するならば、第２のラッチ手段11
として４個のラッチ手段が用意され、第３のラッチ手段
14として、各加算手段13に対して２個のラッチ手段が用
意されることで全体で８個のラッチ手段が用意される。

この第１のラッチ手段10は、演算対象となる処理デー
タの列マトリクスの１列分の処理データを順次ラッチす
るよう処理し、第２のラッチ手段11は、第１のラッチ手
段10がラッチする処理データに対応付けられる変換定数
の列マトリクスの変換定数を分割単位に従って順次ラッ
チするよう処理し、乗算手段12は、第１のラッチ手段10
にラッチされる処理データと第２のラッチ手段11にラッ
チされる変換定数との乗算値を算出するよう処理し、加
算手段13は、乗算手段12の算出する乗算値を累積加算す
るよう処理し、第３のラッチ手段14は、加算手段13の算
出する累積加算値をラッチするよう処理し、選択手段15
は、第２のラッチ手段11にラッチされる変換定数の分割
単位に対応して備えられる第３のラッチ手段14を選択し
て、そのラッチ手段14がラッチするそれまでの累積加算
値を加算手段13に与えるよう処理する。

〔作用〕

本発明では、第２のラッチ手段11は、第１のラッチ手
段10に同一の処理データがラッチされているときに、対
応する変換定数の列マトリクスを分割単位でもって時系
列的に順次ラッチしていくよう処理し、この第２のラッ
チ手段11のラッチ処理を受けて、各乗算手段12は、第１
のラッチ手段10にラッチされている同一の処理データと
第２のラッチ手段11に順次ラッチされる変換定数との乗
算処理を実行して加算手段13に時系列的に順次出力して
いくことで、第１のラッチ手段10にラッチされる処理デ
ータと、該処理データに対応付けられる変換定数の列マ
トリクスのデータ要素との間の乗算処理を実行する。

そして、第３のラッチ手段14は、第２のラッチ手段11
がラッチする分割単位に応じて対応のものが選択される
よう構成されて、選択手段15を介してそれまでの累積加
算値を加算手段13に出力していくよう処理し、この第３
のラッチ手段14の出力処理を受けて、加算手段13は乗算
手段12からの出力値とそれまでの累積加算値との加算処
理を実行して、算出した累積加算値を出力してきた第３
のラッチ手段14に対して出力していく処理を実行する。

このように実行される累積加算処理は、第１のラッチ
手段10のラッチ処理が終了するまで続けられ、この累積
加算処理が終了することで、変換定数のマトリクスの列
要素数分用意される第３のラッチ手段14の各々に対し
て、Ｎ行Ｎ列の変換定数とＮ行１列の処理データとのマ
トリクス演算の演算結果値がラッチされることでマトリ
クス演算が完了する。

このように、本発明を用いることで、従来であれば、
変換定数のマトリクスの列要素の個数分必要とされた乗
算手段12の個数が分割されたマトリクスの列要素の個数
で済むことになる。これから、マトリクス演算回路２の
回路規模を大きく削減できるようになるのである。

〔実施例〕

以下、第３図で説明した１次元DCT変換部400に適用し
た実施例に従って本発明を詳細に説明する。

この１次元DCT変換部400は、入力される例えば８×８
画素の画像信号を〔X_ij〕とし、これに対応して備えら
れるDCT変換定数格納部401の８×８のマトリクスのDCT
変換定数を〔A_ij〕とするならば、上述したように、 〔Y_ij〕＝〔A_ij〕・〔X_ij〕 のマトリクス演算を行うことでマトリクス値〔Y_ij〕を
算出する処理を実行するもので、具体的には、〔８行８
列〕×〔８行１列〕のマトリスク演算を実行する構成を
採り、この構成に従って、画像信号〔X_ij〕のマトリク
スから列マトリクスを順次選択して、この列マトリクス
とDCT変換定数の〔A_ij〕のマトリクスとのマトリクス演
算を行うことで実行することになる。すなわち、選択さ
れた画像信号〔X_ij〕の列マトリクスが第１列に関する
ものであるならば、上述の（１）式ないし（８）式で示
されるY₁₁,Y₂₁,Y₃₁,Y₄₁,Y₅₁,Y₆₁,Y₇₁,Y₈₁を算出するよ
う処理する。

第２図に、本発明に従って構成される１次元DCT変換
部400の一実施例を図示する。図中、401は第３図で説明
したようにDCT変換定数を格納するDCT変換定数格納部、
20はラッチ回路であって、第１図の第１のラッチ手段10
に相当するもの、21−ｉ（ｉ＝１〜４）はラッチ回路で
あって、第１図の第２のラッチ手段11に相当するもの、
22−ｉ（ｉ＝１〜４）は乗算器であって、第１図の乗算
手段12に相当するもの、23−ｉ（ｉ＝１〜４）はラッチ
回路であって、乗算手段22−ｉの算出する乗算値をラッ
チするもの、24−ｉ（ｉ＝１〜４）は加算器であって、
第１図の加算手段13に相当するもの、25a−ｉ（ｉ＝１
〜４）及び25b−ｉ（ｉ＝１〜４）はラッチ回路であっ
て、第１図の第３のラッチ手段14に相当するもの、26−
ｉ（ｉ＝１〜４）はマルチプレクサであって、第１図の
選択手段15に相当するもの、27a−ｉ（ｉ＝１〜４）は
ラッチ回路であって、ラッチ回路25a−ｉにラッチされ
ることになる列マトリクス演算の演算結果をラッチする
もの、27b−ｉ（ｉ＝１〜４）はラッチ回路であって、
ラッチ回路25b−ｉにラッチされることになる列マトリ
クス演算の演算結果をラッチするもの、28は出力マルチ
プレクサであって、ラッチ回路27a−i,27b−ｉのラッチ
する演算結果値を選択出力するもの、30は演算制御部で
あって、これらの回路エレメントを制御するものであ
る。

第１図で説明したように、本発明では、マトリクスの
データ形式をとるDCT変換定数を、等しい個数の列要素
を持つ部分マトリクスに分割し、この分割された部分マ
トリクスの列要素の個数と等しい個数のラッチ回路21−
ｉを用意するとともに、各加算器24−ｉに対して部分マ
トリクスの個数と等しい個数のラッチ回路25a−i,25b−
ｉを用意するよう構成する。この第２図の実施例では、
８×８のマトリクスのデータ形式をとるDCT変換定数
を、上段の４×８の部分マトリクス（以下、この部分マ
トリクスに属するDCT変換定数を第１グループと呼ぶこ
とがある）と、下段の４×８の部分マトリクス（以下、
この部分マトリクスに属するDCT変換定数を第２グルー
プと呼ぶことがある）とに分割する例を想定しており、
従って、ラッチ回路21−ｉ、乗算器22−ｉ、ラッチ回路
23−ｉ、加算器24−ｉ及びマルチプレクサ26−ｉは４個
備えられることになるとともに、各加算器24−ｉに対し
てラッチ回路25a−ｉとラッチ回路25b−ｉという２個の
ラッチ回路が備えられることになる。

次に、このように構成される本発明の１次元DCT変換
部400の動作処理について詳細に説明する。

８×８の画像信号の第１列目の画像データが順次入力
されてくるので、演算制御部30は、先ず最初に、ラッチ
回路20に対してラッチ指示信号を送出することで、ラッ
チ回路20に第１列目の画像データの先頭画素の画像信号
X₁₁をセットする。そして、このラッチ指示と同期させ
て、選択制御信号（図中のSEL）に従って、DCT変換定数
格納部401に格納される８個のDCT変換定数A_i1（ｉ＝１
〜８）の内から分割された第１グループに属するところ
の４個のDCT変換定数A_i1（ｉ＝１〜４）を読み出すとと
もに、ラッチ回路21−ｉに対してラッチ指示信号を送出
することで、ラッチ回路21−ｉにこの読み出した４個の
DCT変換定数A_i1（ｉ＝１〜４）をセットする。

ラッチ回路21−ｉに４個のDCT変換定数A_i1（ｉ＝１〜
４）がラッチされると、各々の乗算器22−ｉは、この４
個のDCT変換定数A_i1（ｉ＝１〜４）の内の対応のDCT変
換定数A_i1とラッチ回路20にラッチされる画像信号X₁₁と
の乗算処理を実行することになるので、演算制御部30
は、ラッチ回路23−ｉに対してラッチ指示信号を送出す
ることで、ラッチ回路23−ｉにその乗算結果値F_i1（ｉ
＝１〜４）をセットする。このようにして、上述の
（１）式ないし（４）式の第１項の（F₁₁,F₂₁,F₃₁,
F₄₁）の計算処理が並列的に実行されることになる。そ
して、演算制御部30は、選択制御信号に従ってマルチプ
レクサ26−ｉを制御することで、第１グループに区分け
されているDCT変換定数A_i1（ｉ＝１〜４）に対応付けて
備えられるラッチ回路25a−ｉの出力が加算器24−ｉに
入力することになるよう制御する。ここで、ラッチ回路
25a−i,25b−ｉは、画像信号X_ijの列マトリクスの演算
の開始時において演算制御部30に従ってゼロ値にクリア
されている。

加算器24−ｉは、ラッチ回路25a−ｉからゼロ値を受
け取りラッチ回路23−ｉから乗算結果値F_i1（ｉ＝１〜
４）とを受け取ると、それらの加算処理を実行すること
になるので、演算制御部30は、ラッチ回路25a−ｉに対
してラッチ指示信号を送出することで、ラッチ回路25a
−ｉに乗算結果値の累積加算値である（F₁₁,F₂₁,F₃₁,F
₄₁）をセットして、第１グループのDCT変換定数A_i1（ｉ
＝１〜４）についての処理を終了する。

この処理が終了すると、演算制御部30は、ラッチ回路
20に画像信号X_i1をラッチさせたままで、選択制御信号
に従って、DCT変換定数格納部401に格納される８個のDC
T変換定数A_i1（ｉ＝１〜８）の内から分割された第２グ
ループに属するところの４個のDCT変換定数A_i1（ｉ＝５
〜８）を読み出して、この読み出した４個のDCT変換定
数A_i1（ｉ＝５〜８）をラッチ回路21−ｉにセットす
る。このラッチ処理に従い、乗算器22−ｉは、この４個
のDCT変換定数A_i1（ｉ＝５〜８）の内の対応のDCT変換
定数A_i1とラッチ回路20にラッチされる画像信号X₁₁との
乗算処理を実行することになるので、演算制御部30は、
この乗算結果値F_i1（ｉ＝５〜８）をラッチ回路23−ｉ
にセットする。このようにして、上述の（５）式ないし
（８）式の第１項の（F₅₁,F₆₁,F₇₁,F₈₁）の計算処理が
並列的に実行されることになる。

そして、演算制御部30は、マルチプレクサ26−ｉを制
御することで、第２グループに区分けされているDCT変
換定数A_i1（ｉ＝５〜８）に対応付けて備えられるラッ
チ回路25b−ｉ（初期値としてゼロ値がセットされてい
る）の出力が加算器24−ｉに入力することになるよう制
御し、この制御に応じて加算器24−ｉにより求められる
乗算結果値の累積加算値である（F₅₁,F₆₁,F₇₁,F₈₁）を
ラッチ回路25b−ｉにセットすることで、第２グループ
のDCT変換定数A_i1（ｉ＝５〜８）についての処理を終了
して第１ステップの処理を終了する。

第１ステップの処理が終了すると、演算制御部30は、
続いて、ラッチ回路20に第１列目の画像データの第２番
目の画像信号X₂₁をセットするとともに、選択制御信号
に従って、DCT変換定数格納部401に格納される８個のDC
T変換定数A_i2（ｉ＝１〜８）の内から分割された第１グ
ループに属するところの４個のDCT変換定数A_i2（ｉ＝１
〜４）を読み出して、この読み出した４個のDCT変換定
数A_i2（ｉ＝１〜４）をラッチ回路21−ｉにセットす
る。このラッチ処理に従い、乗算器22−ｉは、この４個
のDCT変換定数A_i2（ｉ＝１〜４）の内の対応のDCT変換
定数A_i2とラッチ回路20にラッチされる画像信号X₂₁との
乗算処理を実行することになるので、演算制御部30は、
この乗算結果値F_i2（ｉ＝１〜４）をラッチ回路23−ｉ
にセットする。このようにして、上述の（１）式ないし
（４）式の第２項の（F₁₂,F₂₂,F₃₂,F₄₂）の計算処理が
並列的に実行されることになる。

そして、演算制御部30は、マルチプレクサ26−ｉを制
御することで、第１グループに区分けされているDCT変
換定数A_i2（ｉ＝１〜４）に対応付けて備えられるラッ
チ回路25a−ｉ（第１ステップの累積加算値F_i1（ｉ＝１
〜４）が格納されている）の出力が加算器24−ｉに入力
することになるよう制御し、この制御に応じて加算器24
−ｉにより求められる乗算結果値の累積加算値である
（F₁₁＋F₁₂,F₂₁＋F₂₂,F₃₁＋F₃₂,F₄₁＋F₄₂）をラッチ回
路25a−ｉにセットすることで、第１グループのDCT変換
定数A_i2（ｉ＝１〜４）についての処理を終了する。

この処理が終了すると、演算制御部30は、ラッチ回路
20に画像信号X₂₁をラッチさせたままで、選択制御信号
に従って、DCT変換定数格納部401に格納される８個のDC
T変換定数A_i2（ｉ＝１〜８）の内から分割された第２グ
ループに属するところの４個のDCT変換定数A_i2（ｉ＝５
〜８）を読み出して、この読み出した４個のDCT変換定
数A_i2（ｉ＝５〜８）をラッチ回路21−ｉにセットす
る。このラッチ処理に従い、乗算器22−ｉは、この４個
のDCT変換定数A_i2（ｉ＝５〜８）の内の対応のDCT変換
定数A_i2とラッチ回路20にラッチされる画像信号X₂₁との
乗算処理を実行することになるので、演算制御部30は、
この乗算結果値F_i2（ｉ＝５〜８）をラッチ回路23−ｉ
にセットする。このようにして、上述の（５）式ないし
（８）式の第２項の（F₅₂,F₆₂,F₇₂,F₈₂）の計算処理が
並列的に実行されることになる。

そして、演算制御部30は、マルチプレクサ26−ｉを制
御することで、第２グループに区分けされているDCT変
換定数A_i2（ｉ＝５〜８）に対応付けて備えられるラッ
チ回路25b−ｉ（第１ステップの累積加算値F_i1（ｉ＝５
〜８）が格納されている）の出力が加算器24−ｉに入力
することになるよう制御し、この制御に応じて加算器24
−ｉにより求められる乗算結果値の累積加算値である
（F₅₁＋F₅₂,F₆₁＋F₆₂,F₇₁＋F₇₂,F₈₁＋F₈₂）をラッチ回
路25b−ｉにセットすることで、第２グループのDCT変換
定数A_i2（ｉ＝５〜８）についての処理を終了して第２
ステップの処理を終了する。

第３番目以降の画像信号についても、（１）式ないし
（８）式の各項の計算と、その計算結果と前列までの計
算結果との累積加算する処理を、第１グループと第２グ
ループとに分割しながら実行して、第８番目の画像信号
まで繰り返すよう処理する。この結果、ラッチ回路25a
−ｉに、（１）式ないし（４）式で示される第１グルー
プに関してのDCT係数である（Y₁₁,Y₂₁,Y₃₁,Y₄₁）がセッ
トされることになるとともに、ラッチ回路25b−ｉに、
（５）式ないし（８）式で示される第２グループに関し
てのDCT係数である（Y₅₁,Y₆₁,Y₇₁,Y₈₁）がセットされる
ことになるので、演算制御部30は、ラッチ回路25a−ｉ
が（Y₁₁,Y₂₁,Y₃₁,Y₄₁）をラッチするときに、ラッチ回
路27a−ｉに対してラッチ指示信号を送出することで、
このDCT係数をラッチ回路27a−ｉにセットするととも
に、ラッチ回路25b−ｉが（Y₅₁,Y₆₁,Y₇₁,Y₈₁）をラッチ
するときに、ラッチ回路27b−ｉに対してラッチ指示信
号を送出することで、このDCT係数をラッチ回路27b−ｉ
にセットするよう処理する。そして、出力マルチプレク
サ28でもって、これらのDCT係数を出力して入力される
画像データの１列分の列マトリクスについてのマトリク
ス演算を終了する。

そして、演算制御部30は、以上の処理を画像信号X_ij
の８列に対して繰り返していくことで、１ブロックの画
像信号に対しての変換処理を実行し、この１ブロックに
対しての変換処理を１画面に対して繰り返していくこと
で、１画面分の画像データに対してのDCT変換処理を実
行する。

このようにして、本発明によれば、少ない乗算器22−
ｉに従って画像データの直交変換のときに演算処理が要
求されるマトリクス演算を実行できるようになる。

図示実施例について説明したが、本発明はこれに限定
されるものではない。例えば、実施例では適応離散コサ
イン変換符号化方式に従って本発明を説明したが、本発
明はこれに限られることなくあらゆる直交変換のものに
そのまま適用できるのである。また、実施例で説明した
画像データの１ブロックの構成や回路素子数やラッチ順
序はあくまで一例に過ぎないものであって、本発明はこ
れに限定されるものではないのである。

〔発明の効果〕

以上説明したように、本発明によれば、画像データを
直交変換し、あるいは符号データを逆直交変換する画像
データ直交変換処理装置で用いられるマトリクス演算回
路を少ない乗算器でもって構成できるようになることか
ら、該マトリクス演算回路の回路規模を大きく削減でき
るようになる。これから、画像データ直交変換処理装置
の実用性をより一層高めることができるようになる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例、 第３図はADCT方式による画像符号化処理の説明図、 第４図はADCT方式による画像復号化処理の説明図、 第５図は１次元DCT変換処理及び１次元逆DCT変換処理の
従来技術の説明図、 第６図は入力される原画像の説明図、 第７図は算出されるDCT係数の説明図、 第８図は量子化に用いられる閾値の説明図、 第９図は生成される量子化係数の説明図、 第10図は量子化係数の走査順序の説明図である。 図中、１は画像データ直交変換処理装置、２はマトリク
ス演算回路、10は第１のラッチ手段、11は第２のラッチ
手段、12は乗算手段、13は加算手段、14は第３のラッチ
手段、15は選択手段、40は２次元DCT変換部、41は線形
量子化部、42は量子化閾値格納部、43は可変長符号化
部、44は符号表、50は可変長復号部、51は復号表、52は
逆量子化部、53は量子化閾値格納部、54は２次元逆DCT
変換部である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】画像データを直交変換し、あるいは符号化
   された画像データを逆直交変換する画像データ直交変換
   処理装置（１）が備えて、処理データのマトリクスと変
   換定数のマトリクスとのマトリクス演算を実行するよう
   処理するマトリクス演算回路（２）であって、 選択された処理データの列マトリクスの１列分の処理デ
   ータを順次ラッチする第１のラッチ手段（10）と、 該第１のラッチ手段（10）がラッチする処理データに対
   応付けられる変換定数の列マトリクスの変換定数を、等
   しい個数で分割する分割単位に従って順次ラッチする第
   ２のラッチ手段（11）と、 該第２のラッチ手段（11）に対応して備えられて、上記
   第１のラッチ手段（10）にラッチされる処理データと、
   該第２のラッチ手段（11）にラッチされる変換定数との
   乗算値を算出する乗算手段（12）と、 該乗算手段（12）に対応して備えられて、該乗算手段
   （12）の乗算値を累積加算する加算手段（13）と、 該加算手段（13）に対応し、かつ変換定数の分割数に応
   じて備えられて、該加算手段（13）の累積加算値をラッ
   チする第３のラッチ手段（14）とを備え、 該第３のラッチ手段（14）の内の上記第２のラッチ手段
   （11）にラッチされる分割単位に対応して備えられるラ
   ッチ手段が、上記加算手段（13）にそれまでの累積加算
   値を与え、かつ上記加算手段（13）からの新たな累積加
   算値を受け取るよう構成されてなることを、 特徴とする画像データ直交変換処理装置のマトリクス演
   算回路。