JP2809798B2

JP2809798B2 - 画像データ直交変換装置のマトリクス演算処理方式

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Publication number: JP2809798B2
Application number: JP7160190A
Authority: JP
Inventors: 嗣男野田; 昌弘福田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1998-10-15
Anticipated expiration: 2013-10-15
Also published as: JPH03270571A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像データを直交変換し、あるいは符号化
された画像データを逆直交変換する画像データ直交変換
装置で用いられて、小さな回路規模に従いつつ高速でも
ってマトリクス演算を実行する画像データ直交変換装置
のマトリクス演算処理方式に関するものである。

数値データに比べて情報量が桁違いに大きい画像デー
タ、特に、中間調画像やカラー画像の画像データを効率
的に蓄積し、あるいは、高速かつ高品質で伝送していく
ようにするためには、画素毎の階調値を高効率に符号化
していく必要がある。この画像データの符号化処理方式
として、画像データから切り出されたブロック内の画素
に対して直交変換を施して、この直交変換により算出さ
れた変換係数を符号化することで画像データを高効率に
符号化していくという符号化処理方式があり、これに対
応して、この符号化された変換係数を逆直交変換してい
くことで画像データの復元を実行する復号化処理方式が
ある。このような直交変換処理を扱う画像データ直交変
換装置では、マトリクス演算を実行していく必要がある
が、このマトリクス演算は小さな回路規模に従いつつよ
り高速でもって実現できるようにしていく必要がある。

〔従来の技術〕

画像データの直交変換方式として最も広く用いられて
いる適応離散コサイン変換符号化方式（Adaptive Discr
ete Cosine Transform。以下、ADCTと称する）に従って
従来技術を説明する。

ADCTは、画像を例えば８×８画素からなるブロックに
分割し、この分割された各ブロックの画像信号に対して
２次元離散コサイン変換（以下、DCTと称する）処理を
施すことで、空間周波数分布を表すDCT係数を導出する
とともに、このDCT係数を視覚に適応した閾値でもって
量子化し、この求められた量子化係数を統計的に求めた
ハフマン・テーブル等に従って符号化をすることで画像
信号の符号化を実行することになる。

先ず最初に、第４図に示すADCTの符号化処理の機能ブ
ロック図に従って、ADCTの符号化処理の概略について説
明するとともに、第５図に示すADCTの復号化処理の機能
ブロック図に従って、ADCTの復号化処理の概略について
説明し、続いて、第６図に従って、ADCTの符号化・復号
化処理で用いられるマトリクス演算回路の従来技術につ
いて詳細に説明する。ここで、第４図（ａ）は、ADCTの
符号化回路の基本構成を図示するものであり、第４図
（ｂ）は、このADCTの符号化回路を構成する２次元DCT
変換部40の詳細な構成を図示するものである。また、第
５図（ａ）は、ADCTの復号化回路の基本構成を図示する
ものであり、第５図（ｂ）は、このADCTの復号化回路を
構成する２次元逆DCT変換部54の詳細な構成を図示する
ものである。

最初に、第４図に従って、ADCTの符号化処理の概略に
ついて説明する。

２次元DCT変換部40に対して、第７図に示すような８
×８画素のブロックの画像信号が入力されることにな
る。２次元DCT変換部40は、この入力された画像信号に
対して２次元のDCT処理を施すことで、第８図に示すよ
うな空間周波数分布のDCT係数を算出して、次段の線形
量子化部41に出力するよう処理する。この２次元DCT変
換部40で実行されるDCT係数の算出処理は、具体的に
は、第４図（ｂ）に示すように、１次元DCT変換部400
で、入力された画像信号とDCT変換定数格納部401に格納
されるDCT変換定数（８×８のマトリクスのデータ形式
に従う定数である）との間のマトリクス演算を実行し、
次に、転置部402で、この演算結果のマトリクス値の行
と列との転置（α_ij→α_ji）を実行し、続いて、１次元
DCT変換部403で、この転置されたマトリクス値とDCT変
換定数格納部401のDCT変換定数との間のマトリクス演算
を実行し、最後に、転置部404で、この演算結果のマト
リクス値の行と列との転置を実行して出力することで実
行されることになる。

この算出されたDCT係数を受け取ると、線形量子化部4
1は、このDCT係数を量子化閾値格納部42に格納されるマ
トリクスデータ形式の量子化閾値とマトリクス要素対応
で除算処理することで、対応の閾値より小さな値を持つ
DCT係数を“0"に、また、大きな値を持つDCT係数をその
除算値の整数値に量子化する。第９図に、このとき使用
される量子化閾値格納部42の量子化閾値の一例を図示す
る。この量子化処理により、第10図に示すように、DC成
分（第１行第１列のマトリクス値）と僅かなAC成分（第
１行第１列以外のマトリクス値）のみが値を持つ量子化
係数が生成されることになる。そして、線形量子化部41
は、この生成した量子化係数を第11図に示す数値の順番
のシグザグな走査順序（空間周波数の低周波数成分から
高周波数成分へという順序である）に従って、次段の可
変長符号化部43に出力するよう処理する。

この走査順序に従って生成された量子化係数を受け取
ると、可変長符号化部43は、画像毎の統計量をもとにし
て作成されるハフマン・テーブルで構成される符号表44
を参照しつつ、DC成分については、前のブロックのDC成
分との差分値を可変長符号化し、AC成分については、
“0"でない量子化係数の値（以下、インデックス値と称
する）と、そこまでの“0"の値を持つ量子化係数のラン
の長さ（以下、ランと称する）とを可変長符号化するこ
とで、生成された量子化係数の符号化を実行する。そし
て、可変長符号化部43は、この符号データを順次、外部
機器に対して出力するよう処理することになる。

次に、第５図に従って、ADCTの復号化処理の概略につ
いて説明する。

可変長復号部50に対して、上述のADCTの符号化処理で
もって符号化された符号データが入力されることにな
る。可変長復号部50は、符号表44のハフマン・テーブル
と逆のテーブルでもって構成される復号表51に従って、
この入力されてくる符号データをインデックスとランの
固定長データに復号して、次段の逆量子化部52に出力す
るよう処理する。この復号データ（量子化係数の復号さ
れたもの）を受け取ると、逆量子化部52は、この復号デ
ータを量子化閾値格納部53（量子化閾値格納部42と同一
の閾値を管理する）と閾値とマトリクス要素対応で乗算
処理することで逆量子化を実行して、DCT係数を復元す
る。そして、逆量子化部52は、この復元したDCT係数を
次段の２次元逆DCT変換部54に出力するよう処理する。

このDCT係数を受け取ると、２次元逆DCT変換部54は、
入力されたDCT係数に対して２次元の逆DCT処理を施すこ
とで、空間周波数分布のDCT係数から画像信号を復元す
るよう処理する。この２次元逆DCT変換部54で実行され
る画像信号への復元処理は、具体的には、第５図（ｂ）
に示すように、１次元逆DCT変換部540で、入力されたDC
T係数と逆DCT変換定数格納部541に格納される逆DCT変換
定数（DCT変換定数格納部401に格納されるDCT変換定数
の転置行列である）との間のマトリクス演算を実行し、
次に、転置部542で、この演算結果のマトリクス値の行
と列との転置（β_ij→β_ji）を実行し、続いて、１次元
逆DCT変換部543で、この転置されたマトリクス値と逆DC
T変換係数格納部541の逆DCT変換定数との間のマトリク
ス演算を実行し、最後に、転置部544で、この演算結果
のマトリクス値の行と列との転置を実行して出力するこ
とで実行されることになる。

次に、第６図に従って、１次元DCT変換部400の回路構
成の従来技術について説明する。なお、１次元DCT変換
部403や１次元逆DCT変換部540,543も全く同一の回路構
成を使用している。

入力される８×８画素の画像信号を〔X_ij〕とし、DCT
変換定数格納部401に格納される８×８マトリクスのDCT
変換定数を〔A_ij〕とするならば、１次元DCT変換部400
は、〔A_ij〕・〔X_ij〕のマトリクス演算を実行することでマトリクス値
〔Y_ij〕を算出する処理を実行することになる。このマ
トリクス演算は、DCT変換定数のマトリクスと画像信号
の列マトリクスとのマトリクス演算を単位にして実行さ
れる。すなわち、Y₁₁,Y₂₁,Y₃₁,Y₄₁,Y₅₁,Y₆₁,Y₇₁,Y₈₁,に
ついて説明するならば、１次元DCT変換部400は、を算出するよう処理するのである。

このマトリクス演算を実行するために、従来の１次元
DCT変換部400は、この（１）式ないし（８）式で説明す
るならば、第６図に示すように、ラッチ回路410に先頭
画素の画像信号X₁₁をセットし、続いて、DCT変換定数格
納部401からこれに対応する８個のDCT変換定数A_i1（１
≦ｉ≦８）を読み出して、用意する８個のラッチ回路41
1にそれぞれセットする。続いて、ラッチ回路411に対応
して備えられる８個の乗算器412が、ラッチ回路410にセ
ットされる画像信号X₁₁と、対応のラッチ回路411にセッ
トされるDCT変換定数A_i1とを乗算して、その乗算値F_i1
を出力段に備えられるラッチ回路413にセットする。こ
のようにして、上述のY_i1（１≦ｉ≦８）の第１項のF_i1
（１≦ｉ≦８）が並列的に算出されることになる。続い
て、ラッチ回路413に対応して備えられる加算器414が、
ラッチ回路413に保持される乗算結果値F_i1と、加算器41
4の出力段に備えられるラッチ回路415に保持されるゼロ
値とを加算して、その加算値であるF_i1をラッチ回路415
にセットすることで第１ステップの処理を終了する。

第１ステップの処理が終了すると、１次元DCT変換部4
00は、ラッチ回路410に２番目の画像信号X₂₁をセット
し、DCT変換定数格納部401からこれに対応する８個のDC
T変換定数A_i2（１≦ｉ≦８）を読み出してラッチ回路41
1にセットする。続いて、乗算器412が、ラッチ回路410
にセットされる画像信号X₂₁と、ラッチ回路411にセット
されるDCT変換定数A_i2とを乗算して、その乗算値F_i2を
ラッチ回路413にセットする。このようにして、上述のY
_i1（１≦ｉ≦８）の第２項のF_i2（１≦ｉ≦８）が並列
的に算出されることになる。続いて、加算器414が、ラ
ッチ回路413に保持される乗算結果値F_i2と、ラッチ回路
415に保持される前回の処理ステップまでの累積加算値F
_i1とを加算して、その加算値である（F_i1＋F_i2）をラッ
チ回路415にセットすることで第２ステップの処理を終
了する。

１次元DCT変換部400は、以下同様の処理を第８ステッ
プまで繰り返していくことで、８個用意されるラッチ回
路415の各々に、 Y_i1＝F_i1＋F_i2＋F_i3＋F_i4＋F_i5＋F_i6＋F_i7＋F_i8 但し、ｉ＝１〜８をラッチする。そして、ラッチ回路416が、この１列分
の８画素のマトリクス値Y_i1をラッチし、マルチプレク
サ417が、このラッチ回路416のラッチするマトリクス値
Y_i1を順次選択して出力していくよう処理する。そし
て、１次元DCT変換部400は、以上の処理を画像信号X_ij
の８列に対して繰り返していくことで、１ブロックの画
像信号に対しての変換処理を実行し、この１ブロックに
対しての変換処理を１画面に対して繰り返していくこと
で、１画面分の画像データに対しての変換処理を実行す
る。

〔発明が解決しようとする課題〕

しかしながら、このような回路構成に従ってマトリク
ス演算を実行する従来技術では、変換処理の高速化は実
現されるものの、８画素の変換に対して８個の乗算器41
2及び加算器414が必要となるというように、１ブロック
の１列分の画素数に応じた乗算器412及び加算器414が必
要になることになる。よく知られているように、乗算器
412を構成するには大きなゲート数が必要となる。これ
から、乗算器412を多く必要とする従来のマトリクス演
算回路に従う１次元DCT変換部400,403や１次元逆DCT変
換部540,543では、回路規模が大きくなるという問題点
があった。

そこで、本出願人は、先の出願の「特開平１−295643
号（平成１年11月14日出願、“直交変換装置”）」で小
さな回路規模でもって実現できる新たなマトリクス演算
回路を開示したのである。

本発明のこの発明を一歩進めて、この発明のマトリク
ス演算回路に従いつつ、より高速にマトリクス演算を実
行できるようにする新たな画像データ直交変換装置のマ
トリクス演算処理方式の提供を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１は画像データ直交変換装置であって、画像デ
ータを直交変換し、あるいは符号化された画像データを
逆直交変換するもの、２は画像データ直交変換装置１の
直交変換処理時に実行が要求されるマトリクス演算を処
理するマトリクス演算回路であって、１行Ｎ列のマトリ
クスとＮ行１列のマトリクスとのマトリクス演算を実行
するものである。

マトリクス演算回路２は、処理データの列マトリクス
の列要素数分用意される第１のラッチ手段10と、第１の
ラッチ手段10を等しい個数で分割する分割単位の個数分
用意される選択手段11と、選択手段11の個数分用意され
る第２のラッチ手段12と、選択手段11及び第２のラッチ
手段12に対応付けて用意される乗算手段13と、１つの加
算手段14と、１つの累積加算手段15と、１つの出力選択
手段16と、演算制御手段17とを備えるよう構成する。

例えば８行８列のマトリクスのデータ形式をとる処理
データの列マトリクスを２つの分割単位でもって分割す
る例で説明するならば、第１のラッチ手段10としては８
個のラッチ手段が用意され、選択手段11としては２個の
選択手段が用意され、第２のラッチ手段12としては２個
のラッチ手段が用意され、乗算手段13としては２個の乗
算手段が用意されることになる。従って、第６図に示す
従来の構成に比較して大幅に乗算器の数を減らすことが
でき、回路規模を大きく削減できることになる。

この第１のラッチ手段10は、選択された処理データの
列マトリクスの１列分の処理データをラッチするよう処
理し、選択手段11は、第１のラッチ手段10に対応の分割
単位からラッチされる１つの処理データを順次選択して
出力するよう処理し、第２のラッチ手段12は、処理対象
の変換定数の行マトリクスの内の選択手段11が出力する
処理データに対応付けられる変換定数を順次ラッチする
よう処理し、乗算手段13は、第２のラッチ手段12のラッ
チする変換定数と選択手段11の出力する処理データとの
乗算値を算出するよう処理し、加算手段14は、乗算手段
13の出力する乗算値の総和を算出するよう処理し、累積
加算手段15は、加算手段14の出力する加算値を累積加算
するよう処理し、出力選択手段16は、累積加算手段15の
出力に代えてゼロ値を出力するよう処理し、演算制御手
段17は、第１のラッチ手段10にラッチされる処理データ
がゼロ値であるのか否かを検出して、その検出結果に応
じて、選択手段11及び出力選択手段16を制御するよう処
理する。

〔作用〕

本発明では、例えば、上述の（１）式ないし（８）式
で表されるマトリクス値Y₁₁〜Y₈₁を算出するマトリクス
演算で説明するならば、演算制御手段17は、第１のラッ
チ手段10を制御することで、この第１のラッチ手段10に
選択された処理データの列マトリクスである［X₁₁,X₂₁,X₃₁,X₄₁,X₅₁,X₆₁,X₇₁,X₈₁］^ｔ但し、ｔは転置行列をラッチさせるとともに、選択手段11を制御すること
で、各選択手段11に対応付けられる第１のラッチ手段10
の分割単位の中からラッチした１つの処理データを順次
選択して、その選択した処理データを対応の乗算手段13
に出力するよう制御する。

そして、この処理に対応させて、演算制御手段17は、
変換定数の行マトリクスを１つ選択して、その選択した
行マトリクスの内の選択手段11が出力する処理データに
対応付けられる変換定数を第２のラッチ手段12に順次ラ
ッチさせていく。例えば、マトリクス値Y₁₁を算出すべ
く変換定数の第１行目の行マトリクスを選択するときに
おいて、選択手段11が処理データX₁₁を出力するときに
は、このX₁₁を出力する選択手段11に対応付けられる第
２のラッチ手段12に変換定数A₁₁をラッチし、選択手段1
1が処理データ₂₁を出力するときには、対応の変換定数A
₁₂をラッチするよう制御するのである。

この選択手段11の出力する処理データと第２のラッチ
手段12のラッチする変換定数とを受け取ると、乗算手段
13は、これらの乗算値を算出し、加算手段14は、各乗算
手段13から出力される乗算値を加算し、累積加算手段15
は、加算手段14の出力する加算値を累積加算する。この
処理により、例えば、マトリクス値Y₁₁の内の（A₁₁X₁₁
＋A₁₂X₁₂）が算出されることになる。そして、演算制御
手段17の制御に従って選択手段11が処理データを順次出
力していくことで、累積加算手段15には、最終的に、マ
トリクス値Y₁₁（＝A₁₁X₁₁＋A₁₂X₂₁＋A₁₃X₃₁＋A₁₄X₄₁＋A
₁₅X₅₁＋A₁₆X₆₁＋A₁₇X₇₁＋A₁₈X₈₁）がラッチされること
になる。

演算制御手段17は、この処理を変換定数の行マトリク
スを順次１つずつ選択していくことで実行して、マトリ
クス値Y₁₁〜Y₈₁の算出処理を実現することになる。

このマトリクス演算処理にあって、演算制御手段17
は、第１のラッチ手段10がラッチする処理データがすべ
てゼロ値である場合には、その処理データの列マトリク
スと変換定数のマトリクスとのマトリクス演算を実行す
るまでのこともないので、出力選択手段16を制御するこ
とで演算結果値としてゼロ値を出力する。一方、第１の
ラッチ手段10がラッチする処理データに非ゼロ値のもの
が含まれている場合には、選択手段11に入力されること
になる処理データ、すなわち選択手段11が次に出力する
ことになる処理データがゼロ値であるのか否かを検出し
て、用意される選択手段11に入力される処理データがす
べてゼロ値であることを検出するときには、乗算手段13
に従って乗算値を算出するまでのこともないので、選択
手段11がその処理データを出力しないで次の処理データ
を出力していくことで演算回数の削減を図るよう処理す
る。

このように、本発明によれば、画像データ直交変換装
置で用いられるマトリクス演算回路を小さな回路規模で
実現しつつ、より高速にマトリクス演算を処理できるよ
うになる。

〔実施例〕

以下、第５図で説明した１次元逆DCT変換部540に適用
した実施例に従って本発明を詳細に説明する。第１図で
説明したように、本発明では、マトリクスの演算処理に
あたってゼロ値のものの演算を省略することで演算回数
の削減を図ることを実現する。第10図に例示したよう
に、符号化された量子化係数のマトリクスはゼロ値を多
く含んでおり、これから、この量子化係数により復号さ
れて１次元逆DCT変換部540に入力されることになるDCT
係数はゼロ値のものが多くなる。従って、本発明は、こ
の１次元逆DCT変換部540に適用すると特に有効なものと
なるのである。

この１次元逆DCT変換部540は、入力される例えば８行
８列のマトリクスのDCT係数を〔X_ij〕とし、これに対応
して備えられる逆DCT変換定数格納部541の８行８列のマ
トリクスの逆DCT変換定数を〔A_ij〕とするならば、上述
したように、〔Y_ij〕＝〔A_ij〕・〔X_ij〕のマトリクス演算を行うことでマトリクス値〔Y_ij〕を
算出する処理を実行するものである。具体的には、〔１
行８列〕×〔８行１列〕のマトリクス演算を実行する構
成を採り、この構成に従って、DCT係数〔X_ij〕のマトリ
クスから処理対象の列マトリクスを順次選択するととも
に、この処理対象の列マトリクスに対応させて、逆DCT
変換定数〔A_ij〕のマトリクスから順次行マトリクスを
選択して、このDCT係数〔X_ij〕の列マトリクスと逆DCT
変換定数〔A_ij〕の行マトリクスとのマトリクス演算を
行うことで実行することになる。

すなわち、処理対象として選択されたDCT係数〔X_ij〕
の列マトリクスが第１列に関するものであるならば、先
ず最初に、この列マトリクスと逆DCT変換定数〔A_ij〕の
第１行目の行マトリクス［A₁₁,A₁₂,A₁₃,A₁₄,A₁₅,A₁₆,A₁₇,A₁₈］とのマトリクス演算に従ってマトリクス値Y₁₁を算出
し、次に、この列マトリクスと逆DCT変換定数〔A_ij〕の
第２行目の行マトリクス［A₂₁,A₂₂,A₂₃,A₂₄,A₂₅,A₂₆,A₂₇,A₂₈］とのマトリクス演算に従ってマトリクス値Y₂₁を算出
し、続いて、この列マトリクスと逆DCT変換定数〔A_ij〕
の第３行目の行マトリクス［A₃₁,A₃₂,A₃₃,A₃₄,A₃₅,A₃₆,A₃₇,A₃₈］とのマトリクス演算に従ってマトリクス値Y₃₁を算出し
ていくことで、上述の（１）式ないし（８）式で示され
るY₁₁,Y₂₁,Y₃₁,Y₄₁,Y₅₁,Y₆₁,Y₇₁,Y₈₁を算出するよう処
理することになる。

第２図に、本発明に従って構成される１次元逆DCT変
換部540の一実施例を図示する。図中、541は第５図で説
明したように、逆DCT変換定数を格納する逆DCT変換定数
格納部、20−ｉ（ｉ＝１〜８）はラッチ回路であって、
第１図の第１のラッチ手段10に相当するもの、21−ｉ
（ｉ＝１〜２）はマルチプレクサであって、第１図の選
択手段11に相当するもの、22−ｉ（ｉ＝１〜２）はラッ
チ回路であって、第１図の第２のラッチ手段12に相当す
るもの、23−ｉ（ｉ＝１〜２）は乗算器であって、第１
図の乗算手段13に相当するもの、24−ｉ（ｉ＝１〜２）
はラッチ回路であって、乗算器23−ｉの算出する乗算値
をラッチするもの、25は加算器であって、第１図の加算
手段14に相当するもの、26はラッチ回路であって、加算
器25の算出する加算値をラッチするもの、27は第１図の
累積加算手段15を構成する加算器であって、それまでの
累積加算値と新たに求まる累積加算値との加算値を算出
するもの、28は第１図の累積加算手段15を構成するラッ
チ回路であって、加算器27の算出する加算値をラッチす
るもの、29は第１図の出力選択手段16に相当するマルチ
プレクサ、30は零発生器であって、マルチプレクサ29に
ゼロ値を与えるもの、31は演算制御部であって、第１図
の演算制御手段17に相当するものである。

この演算制御部31は、ラッチ回路20−ｉにラッチされ
るDCT係数の値がゼロ値であるのか否かを検出する零検
出部32と、この零検出部32の検出結果に応じてマトリク
ス演算を制御するための制御信号を送出する演算回数制
御部33と、この演算回数制御部33の制御信号に応じてマ
ルチプレクサ29の切り換えを制御する信号選択制御部34
とを備えるよう構成される。

第１図でも説明したように、本発明では、処理対象と
して選択されたDCT係数の列マトリクスを等しい列要素
数を持つ分割単位に従って分割し、この分割単位の個数
と等しい個数のマルチプレクサ21−ｉとラッチ回路22−
ｉと乗算器23−ｉとを用意するよう構成する。この第２
図の実施例では、DCT係数の列マトリクスを２つの分割
単位でもって分割する例でもって開示しており、これか
ら、マルチプレクサ21−ｉ、ラッチ回路22−ｉ及び乗算
器23−ｉは、夫々２個ずつ用意されることになる。そし
て、この構成にあって、上段に位置する４個のラッチ回
路20−ｉ（ｉ＝１〜４）のラッチ出力は、上段に位置す
るマルチプレクサ21−１に入力され、このマルチプレク
サ21−１の選択出力は、上段に位置する乗算器23−１に
入力され、この乗算器23−１には、上段に位置するラッ
チ回路22−１の出力が入力される構成が採られる。一
方、下段に位置する４個のラッチ回路20−ｉ（ｉ＝５〜
８）のラッチ出力は、下段に位置するマルチプレクサ21
−２に入力され、このマルチプレクサ21−２の選択出力
は、下段に位置する乗算器23−２に入力され、この乗算
器23−２には、下段に位置するラッチ回路22−２の出力
が入力される構成が採られることになる。

次に、演算制御部31が実行する第３図のフローチャー
トを参照しつつ、このように構成される本発明の１次元
逆DCT変換部540の動作処理について詳細に説明する。

ラッチ回路20−１の入力端子には、逆量子化部52から
送出されてくるDCT係数の第１列目の列マトリクス
（X₁₁,X₂₁,X₃₁,X₄₁,X₅₁,X₆₁,X₇₁,X₈₁）が所定の順序に
従って入力されてくるようになっており、この入力され
るDCT係数は、例えばシフトレジスタ形式でもってデー
タ転送を行うべく接続されるラッチ回路20−ｉの夫々に
ラッチされることになる。このようにして、例えば、上
段のラッチ回路20−ｉ（ｉ＝１〜４）の夫々に、入力さ
れてくる第１列の奇数行のDCT係数X₁₁,X₃₁,X₅₁,X₇₁がラ
ッチされ、下段のラッチ回路20−ｉ（ｉ＝５〜８）の夫
々に、入力されてくる第１列の偶数行のDCT係数X₂₁,
X₄₁,X₆₁,X₈₁がラッチされることになる。

このラッチ処理時において、演算制御部31の零検出部
32は、第３図のフローチャートのステップ１ないしステ
ップ６に示すように、先ず最初に、ラッチ回路20−１の
ラッチデータとラッチ回路20−５のラッチデータとが共
にゼロ値であるのか否かを調べ、共にゼロ値である場合
には、演算回数制御部33に対して「R1＝０」を通知し、
共にゼロ値とならない場合には、演算回数制御部33に対
して「R1＝１」を通知し、次に、ラッチ回路20−２のラ
ッチデータとラッチ回路20−６のラッチデータとが共に
ゼロ値であるのか否かを調べ、共にゼロ値である場合に
は、演算回数制御部33に対して「R2＝０」を通知し、共
にゼロ値とならない場合には、演算回数制御部33に対し
て「R2＝１」を通知し、続いて、ラッチ回路20−３のラ
ッチデータとラッチ回路20−７のラッチデータとが共に
ゼロ値であるのか否かを調べ、共にゼロ値である場合に
は、演算回数制御部33に対して「R3＝０」を通知し、共
にゼロ値とならない場合には、演算回数制御部33に対し
て「R3＝１」を通知し、続いて、ラッチ回路20−４のラ
ッチデータとラッチ回路20−８のラッチデータとが共に
ゼロ値であるのか否かを調べ、共にゼロ値である場合に
は、演算回数制御部33に対して「R4＝０」を通知し、共
にゼロ値とならない場合には、演算回数制御部33に対し
て「R4＝１」を通知するよう処理する。

零検出部32からこのRi情報（ｉ＝１〜４）を受け取る
と、演算回数制御部33は、第３図のフローチャートのス
テップ７で示すように、受け取った４個のRi情報（ｉ＝
１〜４）のすべてが「０」であるのか否かを判断する。
このステップ７の判断で、すべてのRiが「０」であると
きには、上述の（１）式ないし（８）式で表されるマト
リクス値Y₁₁,Y₂₁,Y₃₁,Y₄₁,Y₅₁,Y₆₁,Y₇₁,Y₈₁については
計算するまでもなくゼロ値であることから、演算回数制
御部33は、演算の終了信号（END）を送出することで、
ラッチ回路20−ｉにラッチされるDCT係数の第１列目の
列マトリクスについての演算処理を終了するとともに、
信号選択制御部34に対してZERO信号を送出することで、
マルチプレクサ29が零発生器30の発生するゼロ値をマト
リクス値Y₁₁,Y₂₁,Y₃₁,Y₄₁,Y₅₁,Y₆₁,Y₇₁,Y₈₁の演算結果
値として出力すべく制御して処理を終了する。

一方、このステップ７の判断で、少なくのも１つのRi
が「０」ではないと判断するとき、すなわち、少なくと
も１つのRiが「Ri＝１」であると判断するには、演算回
数制御部33は、第３図のフローチャートのステップ９な
いしステップ12で示すように、「Ri＝１」となるものを
１つ特定する。そして、演算回数制御部33は、続くステ
ップ13で、この「Ri＝１」となる２つの対をなすラッチ
回路20−i,20−（ｉ＋４）のラッチするDCT係数を用い
て演算処理を実行する。

この演算処理は、具体的には、先ず最初に、マルチプ
レクサ21−ｉを制御することで、「Ri＝１」となる２つ
の対をなすラッチ回路20−i,20−（ｉ＋４）のラッチす
るDCT係数を対応の乗算器23−ｉに入力する。次に、逆D
CT変換定数格納部541から、最初に選択される逆DCT変換
定数の第１行目の行マトリクスの内のこのDCT係数に対
応付けられる逆DCT変換定数を読み出しての対応のラッ
チ回路22−ｉにセットする。例えば、ステップ９ないし
ステップ12の処理に従って、ラッチ回路20−１にラッチ
されているDCT係数X₁₁と、ラッチ回路20−２にラッチさ
れているDCT係数X₂₁の内の少なくともいずれか一方が非
ゼロ値である場合（すなわち、R1＝１）には、逆DCT変
換定数格納部541からA₁₁を読み出して乗算器23−１にセ
ットするとともに、逆DCT変換定数格納部541からA₁₂を
読み出して乗算器23−２にセットするのである。

乗算器23−ｉが入力値の乗算値を算出するので、続い
て、ラッチ指示信号に従ってラッチ回路24−ｉにこの乗
算値をラッチさせ、このラッチ処理に従って加算器25が
２つの乗算器23−ｉの乗算値の加算値を算出するので、
ラッチ指示信号に従ってラッチ回路26にこの加算値をラ
ッチさせ、このラッチ処理に従って加算器27がそれまで
の累積加算値と加算器25が算出した加算値との累積加算
値を算出するので、ラッチ指示信号に従ってラッチ回路
28にこの新たな累積加算値をラッチすることで実行す
る。

このステップ13の処理に従って、ラッチ回路20−１に
ラッチされているDCT係数X₁₁と、ラッチ回路20−２にラ
ッチされているDCT係数X₂₁の内の少なくともいずれか一
方が非ゼロ値である場合には、ラッチ回路28にラッチさ
れているそれまでの累積加算値がゼロ値であるとするな
らば、ラッチ回路28に、新たな累積加算値として（A₁₁X
₁₁＋A₁₂X₁₂）がラッチされることになる。

このステップ13での演算処理が終了すると、演算回数
制御部33は、第３図のフローチャートのステップ14及び
ステップ15の処理を介してすべての「Ri＝１」について
の処理が終了したのか否かを判断し、終了していないと
判断するときには、ステップ10ないしステップ12の処理
に従って、次の「Ri＝１」となるものを１つ特定し、
「Ri＝１」となるものがない場合には処理を終了する。
そして、続くステップ13で、この「Ri＝１」となる２つ
の対をなすラッチ回路20−i,20−（ｉ＋４）のラッチす
るDCT係数を用いて演算処理を実行する。

このようにして、ラッチ回路20−ｉにDCT係数〔X_ij〕
の第１列目の列マトリクスがラッチされているときに、
この列マトリクスと逆DCT変換定数〔A_ij〕の第１行目の
列マトリクスとのマトリクス演算により規定される上述
の（１）式のY₁₁ Y₁₁＝A₁₁X₁₁＋A₁₂X₂₁＋A₁₃X₃₁＋A₁₄X₄₁＋A₁₅X₅₁＋A₁₆X₆₁＋A₁₇X₇₁＋A₁₈X₈₁ を、（A₁₁X₁₁＋A₁₂X₂₁），（A₁₃X₃₁＋A₁₄X₄₁），（A₁₅X
₅₁＋A₁₆X₆₁），（A₁₇X₇₁＋A₁₈X₈₁）を算出単位にし、か
つ、算出単位に含まれる２つのDCT係数X_i1,X_(i+1)1が共
にゼロ値の場合にはその項の演算を省略しつつ算出して
いくよう処理する。そして、この演算が終了したら、ラ
ッチ回路20−ｉにラッチされるDCT係数の第１列目の列
マトリクスと、逆DCT変換定数の第２行目の行マトリク
スとのマトリクス演算により規定される上述の（２）式
のY₂₁を同様の処理手順に従って算出し、以下、この処
理を逆DCT変換定数の第８行目の行マトリクスまで実行
していくことで、Y₁₁,Y₂₁,Y₃₁,Y₄₁,Y₅₁,Y₆₁,Y₇₁,Y₈₁を
効率的に算出していくよう処理するのである。

そして、続いて、逆量子化部52から送出されてくるDC
T係数の第２列目の列マトリクスをラッチ回路20−ｉに
ラッチさせて、上述の処理を繰り返し、更に、以下この
処理を逆量子化部52から送出されてくるDCT係数の第８
列目の列マトリクスまで実行していくことで、DCT係数
〔X_ij〕と逆DCT変換定数を〔A_ij〕とのマトリクス演算
値〔Y_ij〕〔Y_ij〕＝〔A_ij〕・〔X_ij〕を算出する処理を実行する。

このように、本発明では、ゼロ値となることが分かっ
ている項の演算処理を省略してマトリクス演算を実行す
るものであることから、演算回数を大幅に削減できるよ
うになるのである。

図示実施例について説明したが、本発明はこれに限定
されるものではない。例えば、実施例では適応離散コサ
イン変換符号化方式に従って本発明を説明したが、本発
明はこれに限られることなくあらゆる直交変換のものに
そのまま適用できるのである。また、実施例で説明した
画像データの１ブロックの構成や回路素子数やラッチ順
序はあくまで一例に過ぎないものであって、本発明はこ
れに限定されるものではないのである。

〔発明の効果〕

以上説明したように、本発明によれば、画像データを
直交変換し、あるいは符号データを逆直交変換する画像
データ直交変換処理装置で用いられるマトリクス演算回
路を小さな回路規模で実現しつつ、高速な演算処理を可
能とする。これから、画像データ直交変換処理装置の実
用性をより一層高めることができるようになるのであ
る。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の一実施例、第３図は演算制御部が実行するフローチャート、第４図はADCT方式による画像符号化処理の説明図、第５図はADCT方式による画像復号化処理の説明図、第６図は１次元DCT変換処理及び１次元逆DCT変換処理の
従来技術の説明図、第７図は入力される原画像の説明図、第８図は算出されるDCT係数の説明図、第９図は量子化に用いられる閾値の説明図、第10図は生成される量子化係数の説明図、第11図は量子化係数の走査順序の説明図である。図中、１は画像データ直交変換装置、２はマトリクス演
算回路、10は第１のラッチ手段、11は選択手段、12は第
２のラッチ手段、13は乗算手段、14は加算手段、15は累
積加算手段、16は出力選択手段、17は演算制御手段であ
る。

フロントページの続き (56)参考文献特開平２−51978（ＪＰ，Ａ) 特開昭60−247782（ＪＰ，Ａ) 特開平２−154571（ＪＰ，Ａ) 特開平２−224489（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 7/24 - 7/68 H04N 1/41 - 1/419 G06F 17/14 - 17/16 G06T 9/00

Claims

(57)【特許請求の範囲】

【請求項１】画像データ直交変換装置で用いられて、第
１のデータのマトリクスと第２のデータのマトリクスと
のマトリクス演算を実行するマトリクス演算処理方式で
あって、複数の分割単位で構成され、かつ、各分割単位が同一個
数の複数のラッチ手段で構成されて、選択された第１の
データの列マトリクスをラッチする第１のラッチ手段
と、上記分割単位対応に備えられて、対となる分割単位のラ
ッチする第１のデータを順次選択して出力する選択手段
と、上記分割単位対応に備えられるラッチ手段で構成され
て、第２のデータの行マトリクスを順次ラッチする第２
のラッチ手段と、上記分割単位対応に備えられて、上記第２のラッチ手段
のラッチする第２のデータと上記選択手段の出力する第
１のデータとの乗算値を算出する乗算手段と、上記乗算手段の出力する乗算値の総和を算出する加算手
段と、上記加算手段の出力する加算値を累積加算する累積加算
手段と、上記第１のラッチ手段にラッチされる第１のデータのす
べてがゼロ値であるときには、演算処理を実行せずに上
記累積加算手段の出力としてゼロ値を出力することにな
るよう処理し、更に、上記選択手段のすべてがゼロ値の
第１のデータを出力することになるときには、該第１の
データを出力しないで次の第１のデータを出力していく
よう処理する演算制御手段とを備えることを、特徴とする画像データ直交変換装置のマトリクス演算処
理方式。