KR950009472A - 2차원 이산코사인 변환장치, 2차원 역이산코사인 변환장치 및 디지탈 신호처리 장치 - Google Patents

2차원 이산코사인 변환장치, 2차원 역이산코사인 변환장치 및 디지탈 신호처리 장치 Download PDF

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Abstract

본 발명의 목적은 입출력데이터로서 시리얼데이터를 사용하는 경우에도 레지스터수를 삭감하고 회로규모를 축소할 수 있는 2차원 이산코사인 변환장치를 제공하는데 있다.
구성은 입력단자에서 예를들면 화상데이터가 시리얼로 입력되고, 셀렉터(S1~S12)를 거쳐서 순차후단의 레지스터(R0~R11)에 전송된다. 이 전송과정에 있어서 제어회로(9)로 부터의 제어신호(CS1~CS24)에 의해서 데이터는 버스(4)를 거쳐서 소정의 연산기(AS1,AS2,ADD,SUB,MPY)에 공급되어 계산이 실행된다. 연산기에 있어서의 계산결과는 셀렉터(S1~S12)를 거쳐서 다시 레지스터(R1~R12)에 출력되고 최종적으로 계산결과가 출력단자에서 시리얼로 출력된다.

Description

2차원 이산코사인 변환장치, 2차원 역이산코사인 변환장치 및 디지탈 신호처리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관계되는 2차원 이산코사인 변환장치의 구성도이다.

Claims (10)

  1. 입력행렬에 대하여 적어도 하나의 대각성분이 무리수이며, 다른 각 성분이 「0」인 제1행렬과 각 성분이 무리수「±1」혹은「-1」의 어느것인 제2행렬로 행렬분해할 수 있는 제1계수행렬을 좌측에서 상기 제2행렬의 전치행렬인 제3행렬과 상기 제1행렬의 전치행렬인 제4행렬로 행렬분해할 수 있는 상기 제1계수행렬의 전치행렬인 제2계수행렬을 우측으로 각각 승산하고, 그 승산결과인 출력행렬의 각 성분을 출력하는 행렬데이터 승산장치로서, 상기 제2행렬과 상기 입력행렬과의 승산에 상당하는 소정의 계산을 행하는 제1계산회로와 이 제1계산회로의 승산결과와 상기 제3행렬과의 승산에 상당하는 소정의 계산을 행하는 제2계산회로와 이 제2계산회로의 승간 과에 대하여 좌측에서 상기 제1행렬을 승산하고 우축에서 상기 제4행렬을 승산하는 계산에 상당하는 소정의 계산을 행하는 승산기를 포함하고, 상기 제1계산회로 및 상기 제2계산회로는 직렬적으로 접속된 복수의 기억소자와 이 기억소자에서 공급되는 데이터를 이용하여 소정의 계산을 행하고 계산결과를 소정의 상기 기억소자에 출력하는 단수 또는 복수의 연산기를 포함하고, 제1단의 상기 기억소자에서 데이터를 시리얼로 입력하고, 이 입력된 데이터를 파이프 라인방식으로 순차 후단의 기억소자에 전송하고 이 전송과정에 있어서 상기 연산기에 의한 상기 계산을 하여 최종단의 상기 기억소자에서 계산결과를 나타내는 데이터를 시리얼로 출력하도록 구성된 것을 특징으로 하는 2차원 이산코사인 변환장치.
  2. 제1항에 있어서, 상기 제1계산회로의 계산결과의 열과 행을 바꿔늘어놓는 병환회로를 상기 제1계산회로와 상기 제2계산회로의 사이에 설치한 것을 특징으로 하는 2차원 이산코사인 변환장치.
  3. 제1항에 있어서 상기 제1계산회로 및 상기 제2계산회로는 각각 2개의 가감산기 가산기 감산기 및 승산기를 가지도록 구성된 것을 특징으로 하는 2차원 이산코사인 변환장치.
  4. 입력행렬에 대하여 적어도 하나의 대각성분이 무리수이며 다른 각 성분이 「0」인 제1행렬과 각 성분이 무리수「±1」혹은「-1」의 어느 것인 제2행렬로 행렬분해할 수 있는 제1계수행렬을 우측에서 상기 제2행렬의 전치행렬인 제3행렬과 상기 제1행렬의 전치행렬인 제4행렬로 행렬분해할 수 있는 상기 제1계수행렬의 전치행렬인 제2계수행렬을 좌측에서 각각 승산하고, 그 승산결과인 출력행렬의 각 성분을 출력하는 행렬데이터 승산장치로서, 상기 입력행렬에 대하여 좌측에서 상기 제4행렬을 승산하고 우측에서 상기 제1행렬을 승산하는 계산에 상당하는 계산을 행하는 승산기와 이 승산기와 상기 제2행렬의 승산에 상당하는 계산을 행하는 제1계산회로와 상기 제3행렬과 상기 제1계산회로의 상기 승산결과와의 승산에 상당하는 계산을 행하는 제2계산회로와를 포함하고, 상기 제1 계산회로 및 상기 제2계산회로는 직렬적으로 접속된 복수의 기억소자와 이 기억소자에서 공급되는 데이터를 이용하여 소정의 계산을 행하고 계산결과를 소정의 상기 기억소자에 출력하는 단수 또는 복수의 연산기를 포함하고, 제1단의 상기 기억소자에서 데이터를 시리얼로 입력하고 이 입력한 데이터를 파이프라인방식으로 순차 후단의 기억소자에 전송하고 이 전송과정에 있어서 상기 연산기에 의한 상기 계산을 행하고 최종단의 상기 기억소자에서 계산결과를 나타내는 데이터를 시리얼로 출력하도록 구성된 2차원 역이산코사인 변환장치.
  5. 제4항에 있어서 상기 제1계산회로의 계산결과의 열과 행을 바꿔늘어놓은 병환회로를 상기 제1계산회로와 상기 제2계산회로와의 사이에 설치한 것을 특징으로하는 2차원 역이산코사인 변환장치.
  6. 제4항에 있어서 상기 제1계산회로 및 상기 제2계산회로는 각각 24의 가감산기 가산기 감산기 및 승산기를 가지도록 구성된 것을 특징으로 하는 2차원 역이산코사인 변환장치.
  7. 직렬적으로 접속된 복수의 기억소자와 이 기억소자에서 공급되는 데이터를 이용하여 소정의 계산을 행하고 계산결과를 소정의 상기 기억소자로 출력하는 단수 또는 복수의 연산기를 포함하고, 제1단의 상기 기억소자에서 데이터를 시리얼로 입력하고 이 입력한 데이터를 파이프라인방식으로 순차 후단의 기억소자에 전송하고 이 전송 과정에 있어서 상기 연산기에 의한 상기 계산을 행하고 최종단의 상기 기억소자에서 계산결과를 나타내는 데이터를 시리얼로 출력하도록 구성된 것을 특징으로 하는 디지탈 신호처리장치.
  8. 제7항에 있어서 상기 소정의 계산은 이산코사인 변환 또는 역이산코사인 변환인 것을 특징으로 하는 디지탈 신호처리장치.
  9. 8×8의 실공간의 화상행렬데이터[x]를 8×8의 주파수공간의 행렬데이터[c]에 2차원 이산코사인 변환하는 하기 2차원 이산코사인 변환식(1)
    [수1]
    DCT:[C]=(1/4)[N][X][Nt] ‥‥‥‥‥(14)
    에 있어서의 [W]가 하기 행렬식(2)으로 정의되고
    [수2]
    단, ai=cos(i×/16) i=0~7 ‥‥‥‥‥‥(2)
    [수3]
    단, ai=cos(i×/16) i=0~7 ‥‥‥‥‥‥(3)
    [W]의 전치행렬인[Wt]가 하기 행렬식(4)으로 정의되고
    [수4]
    단, ai=cos(i×/16) i=0~7 ‥‥‥‥‥‥(4)
    [M]의 전치행렬인[Mt]가 하기 행렬식 (5)으로 정의 될때
    [수5]
    단, ai=cos(i×/16) i=0~7 ‥‥‥‥‥‥(5)
    상기 2차원 이산코사인 변환식(1)의 계산을 제1스텝에 있어서 화상데이터[X]의 요소를 시리얼로 파이프라인방식으로 순차 후단의 기억소자에 전송하여 이 전송과정에 있어서 하기식(6)에 상당하는 계산을 행하고 그 계산결과[Y]를 시리얼로 산출하고,
    [수6] [Y]=[M][X] ‥‥‥‥‥‥(6)
    제2스텝에 있어서 상기 제1스텝의 계산결과[Y]를 시리얼로 파이프라인방식으로 순차 후단의 기억소자에 전송하여 이 전송과정에 있어서 하기식(7)에 상당하는 계산을 행하고 그 계산결과[Z]를 시리얼로 산출하고,
    [수7] [Z]=[Y][MT] ‥‥‥‥‥‥(7)
    제3스텝에 있어서 상기 제2스텝의 계산결과[Z]를 이용하여 하기식(8)에 상당하는 승산을 행하고 그 승산결과인 상기 [C]를 시리얼로 산출하고,
    [수8] [C]=(1/4)[W][Z][Wt] ‥‥‥‥‥‥(8)
    에서 행하는 것을 특징으로 하는 2차원 이산코사인 변환처리방법.
  10. 8×8주파수 공간의 행렬데이터[C]를 8×8의 실공간의 화상행렬데이터[X]에 2차원 역이산코사인 변환하는 하기 2차원 역이산코사인 변환식(9)
    [수9] IDCT:[X]=(1/4)[Nt][C][N] ‥‥‥‥‥‥(9)
    에 있어서의 [F]가 하기 행렬식(10)으로 정의되고
    [수10]
    단, Uhk=2×cos(h×/16)×cos(k+/16) ‥‥‥‥‥‥(10)
    [G]가 하기 행렬식(11)으로 정의되고
    [수11]
    단, AAi=1/[2×cos(i×/16) i=1~7 ‥‥‥‥‥‥(11)
    [F]는 전치행렬인 [Ft]가 하기 행렬식(12)으로 정의되고
    [수12]
    단, Uhk=2×cos(h×/16)×(k+/16) ‥‥‥‥‥‥(12)
    [G]의 전치행렬인 [Gt]가 하기 행렬식(13)으로 정의될 때
    [수13]
    단, AAi=1/[2×cos(i×/16) i=1~7 ‥‥‥‥‥‥(13)
    상기 2차원 역이산코사인 변환식(9)의 계산을 제1스텝에 있어서 주파수상의 데이터인 상기[C]의 요소를 이용하여 하기 식(14)에 상당하는 승산을 행하고 그 승산결과[P]를 시리얼로 산출하고,
    [수14] [P]=(1/4)[Gt][C][G] ‥‥‥‥‥‥(14)
    제2스텝에 있어서 상기 스텝(1)의 승산결과[P]의 요소를 시리얼로 파이프라인방식으로 순차 후단의 기억소자에 전송하고 이 전송과정에 있어서 하기 식(15)에 상당하는 계산을 행하고 그 계산결과[Q]를 시리얼로 산출하고,
    [수15] [Q]=[P][F] ‥‥‥‥‥‥(15)
    제3스텝에 있어서 상기 2스텝의 계산결과[Q]를 시리얼로 파이프라인방식으로 순차 후단의 기억소자에 전송하고 이 전송과정에 있어서 하기 식(16)에 상당하는 계산을 행하고 그 계산결과[X]를 시리얼로 산출하고,
    [수8] [X]=[Wt][Q] ‥‥‥‥‥‥(16)
    에서 행하는 것을 특징으로 하는 2차원 이산코사인 변환처리방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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