JPH0793294A - ２次元離散コサイン変換装置、２次元逆離散コサイン変換装置およびディジタル信号処理装置 - Google Patents
２次元離散コサイン変換装置、２次元逆離散コサイン変換装置およびディジタル信号処理装置Info
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- JPH0793294A JPH0793294A JP5238526A JP23852693A JPH0793294A JP H0793294 A JPH0793294 A JP H0793294A JP 5238526 A JP5238526 A JP 5238526A JP 23852693 A JP23852693 A JP 23852693A JP H0793294 A JPH0793294 A JP H0793294A
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Abstract
(57)【要約】
【目的】 入出力データとしてシリアルデータ用いる場
合にもレジスタ数を削減し、回路規模を縮小することが
できる２次元離散コサイン変換装置を提供する。 【構成】 入力端子から、たとえば、画像データがシリ
アルに入力され、セレクタＳ１〜Ｓ１２を介して、順
次、後段のレジスタＲ０〜Ｒ１１に転送される。この転
送過程において、制御回路６からの制御信号ＣＳ１〜Ｃ
Ｓ２４によって、データはバス４を介して、所定の演算
器ＡＳ１、ＡＳ２、ＡＤＤ、ＳＵＢ、ＭＰＹに供給さ
れ、計算が実行される。演算器における計算結果は、セ
レクタＳ１〜Ｓ１２およびバス４を介して再びレジスタ
Ｒ１〜Ｒ１２に出力され、最終的に計算結果が、出力端
子からシリアルに出力される。
合にもレジスタ数を削減し、回路規模を縮小することが
できる２次元離散コサイン変換装置を提供する。 【構成】 入力端子から、たとえば、画像データがシリ
アルに入力され、セレクタＳ１〜Ｓ１２を介して、順
次、後段のレジスタＲ０〜Ｒ１１に転送される。この転
送過程において、制御回路６からの制御信号ＣＳ１〜Ｃ
Ｓ２４によって、データはバス４を介して、所定の演算
器ＡＳ１、ＡＳ２、ＡＤＤ、ＳＵＢ、ＭＰＹに供給さ
れ、計算が実行される。演算器における計算結果は、セ
レクタＳ１〜Ｓ１２およびバス４を介して再びレジスタ
Ｒ１〜Ｒ１２に出力され、最終的に計算結果が、出力端
子からシリアルに出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理装
置に関し、特に２次元離散コサイン変換（ＤＣＴ；Disc
rete Cosine Transformation) 装置および２次元逆離散
コサイン変換（ＩＤＣＴ；Inverse DCT)装置およびその
処理方法に関するものである。
置に関し、特に２次元離散コサイン変換（ＤＣＴ；Disc
rete Cosine Transformation) 装置および２次元逆離散
コサイン変換（ＩＤＣＴ；Inverse DCT)装置およびその
処理方法に関するものである。
【０００２】
【従来技術】近年、画像圧縮の分野では２次元ＤＣＴお
よび２次元ＩＤＣＴを用いる方式が主流を占めている。
２次元８×８ＤＣＴおよび２次元８×８ＩＤＣＴは、下
記式（１７）で表される変換である。下記式（１）にお
いて添え字の「t 」は転置行列を表し、〔Ｎt 〕と
〔Ｎ〕とは転置行列の関係にある。
よび２次元ＩＤＣＴを用いる方式が主流を占めている。
２次元８×８ＤＣＴおよび２次元８×８ＩＤＣＴは、下
記式（１７）で表される変換である。下記式（１）にお
いて添え字の「t 」は転置行列を表し、〔Ｎt 〕と
〔Ｎ〕とは転置行列の関係にある。
【０００３】
【数１７】
【０００４】式（１７）において、〔Ｘ〕は例えば８×
８の実空間の画像行列データであり、〔Ｃ〕は〔Ｘ〕に
対応する８×８の周波数空間の行列データであり、
〔Ｎ〕は〔Ｃ〕を〔Ｘ〕に変換するための８×８定数行
列である。〔Ｎ〕は下記式（１８）、〔Ｎt 〕は下記式
（１９）のように表せる。
８の実空間の画像行列データであり、〔Ｃ〕は〔Ｘ〕に
対応する８×８の周波数空間の行列データであり、
〔Ｎ〕は〔Ｃ〕を〔Ｘ〕に変換するための８×８定数行
列である。〔Ｎ〕は下記式（１８）、〔Ｎt 〕は下記式
（１９）のように表せる。
【０００５】
【数１８】
【０００６】
【数１９】
【０００７】２次元８×８ＤＣＴ、ＩＤＣＴの計算を上
記式（１７）をそのまま単純に計算して行うと、乗算回
数が非常に多くなり、多数の乗算器を含む膨大なハード
ウェアが必要になるという問題がある。この問題を解決
するために、本出願人による特願平４−２１１０１４号
では、上記式（１７）に示す定数行列〔Ｎ〕を対角線成
分が無理数であり他の成分が全て「０」である行列
〔Ｗ〕および各成分が無理数、「＋１」あるいは「−
１」のいずれかである行列〔Ｍ〕に行列分解し、定数行
列〔Ｎt 〕を上記行列〔Ｗ〕の転置行列である行列〔Ｗ
t 〕および上記行列〔Ｍ〕の転置行列である行列
〔Ｍt〕に行列分解し、これら行列分解された行列式に
基づいて計算を実行することにより、ＤＣＴの乗算回数
を減らすことができる２次元８×８ＤＣＴ装置を開示す
る。この２次元８×８ＤＣＴ装置では、上記式（１７）
に示すＤＣＴの式を下記式（２０）のように変換し、下
記式（２０）を下記ステップＳ１〜ステップＳ３の手順
で計算することで、乗算回数を低減し、乗算器の数の増
大による演算回路の大規模化を抑制する。
記式（１７）をそのまま単純に計算して行うと、乗算回
数が非常に多くなり、多数の乗算器を含む膨大なハード
ウェアが必要になるという問題がある。この問題を解決
するために、本出願人による特願平４−２１１０１４号
では、上記式（１７）に示す定数行列〔Ｎ〕を対角線成
分が無理数であり他の成分が全て「０」である行列
〔Ｗ〕および各成分が無理数、「＋１」あるいは「−
１」のいずれかである行列〔Ｍ〕に行列分解し、定数行
列〔Ｎt 〕を上記行列〔Ｗ〕の転置行列である行列〔Ｗ
t 〕および上記行列〔Ｍ〕の転置行列である行列
〔Ｍt〕に行列分解し、これら行列分解された行列式に
基づいて計算を実行することにより、ＤＣＴの乗算回数
を減らすことができる２次元８×８ＤＣＴ装置を開示す
る。この２次元８×８ＤＣＴ装置では、上記式（１７）
に示すＤＣＴの式を下記式（２０）のように変換し、下
記式（２０）を下記ステップＳ１〜ステップＳ３の手順
で計算することで、乗算回数を低減し、乗算器の数の増
大による演算回路の大規模化を抑制する。
【０００８】
【数２０】
【０００９】
【数２１】
【００１０】上記式（２０）における行列〔Ｗ〕は下記
式（２２）で表せる。
式（２２）で表せる。
【数２２】
【００１１】また、上記式（２０）における行列〔Ｍ〕
は下記式（２３）で表せる。
は下記式（２３）で表せる。
【数２３】
【００１２】さらに、上記（２０）における行列
〔Ｗt 〕、行列〔Ｍt 〕は、それぞれ行列〔Ｗ〕、行列
〔Ｍ〕の転置行列であり、下記式（２４）、（２５）で
表せる。
〔Ｗt 〕、行列〔Ｍt 〕は、それぞれ行列〔Ｗ〕、行列
〔Ｍ〕の転置行列であり、下記式（２４）、（２５）で
表せる。
【数２４】
【００１３】
【数２５】
【００１４】図１０は上記式（２０）の計算を行う２次
元８×８ＤＣＴ装置１００の構成図である。図１０に示
すように、２次元８×８ＤＣＴ装置１００は、シリアル
／パラレル変換器１２１、計算回路１２２、並換回路１
２３、計算回路１２４、パラレル／シリアル変換器１２
５および乗算器１２６で構成される。この２次元８×８
ＤＣＴ装置１００では、画像データである行列〔Ｘ〕を
シリアルに入力し、シリアル／パラレル変換器１２１に
て行列〔Ｘ〕をパラレルデータに変換し、計算回路１２
２を用いて上記ステップＳ１の計算を実行し、並換回路
１２３および計算回路１２４を用いて上記ステップＳ２
の計算を実行し、パラレル／シリアル変換器１２５を用
いて計算回路１２４からのパラレルデータをシリアルデ
ータに変換し、乗算器１２６を用いて上記ステップＳ３
の計算を実行し、乗算器１２６から周波数上のデータで
ある行列〔Ｃ〕をシリアルに出力する。図１１は計算回
路１２２の構成図である。図１１に示されるｘｘ０〜ｘ
ｘ７は下記式（２６）で表せるベクトル〔ｘｘ〕の構成
要素であり、ベクトル〔ｘｘ〕は式（２０）の行列
〔Ｘ〕の行方向の構成要素で構成されるベクトルであ
る。また、ｙｙ０〜ｙｙ７は下記式（２７）で表せるベ
クトル〔ｙｙ〕の構成要素であり、ベクトル〔ｙｙ〕は
ステップＳ１の行列〔Ｙ〕の行方向の構成要素で構成さ
れるベクトルである。
元８×８ＤＣＴ装置１００の構成図である。図１０に示
すように、２次元８×８ＤＣＴ装置１００は、シリアル
／パラレル変換器１２１、計算回路１２２、並換回路１
２３、計算回路１２４、パラレル／シリアル変換器１２
５および乗算器１２６で構成される。この２次元８×８
ＤＣＴ装置１００では、画像データである行列〔Ｘ〕を
シリアルに入力し、シリアル／パラレル変換器１２１に
て行列〔Ｘ〕をパラレルデータに変換し、計算回路１２
２を用いて上記ステップＳ１の計算を実行し、並換回路
１２３および計算回路１２４を用いて上記ステップＳ２
の計算を実行し、パラレル／シリアル変換器１２５を用
いて計算回路１２４からのパラレルデータをシリアルデ
ータに変換し、乗算器１２６を用いて上記ステップＳ３
の計算を実行し、乗算器１２６から周波数上のデータで
ある行列〔Ｃ〕をシリアルに出力する。図１１は計算回
路１２２の構成図である。図１１に示されるｘｘ０〜ｘ
ｘ７は下記式（２６）で表せるベクトル〔ｘｘ〕の構成
要素であり、ベクトル〔ｘｘ〕は式（２０）の行列
〔Ｘ〕の行方向の構成要素で構成されるベクトルであ
る。また、ｙｙ０〜ｙｙ７は下記式（２７）で表せるベ
クトル〔ｙｙ〕の構成要素であり、ベクトル〔ｙｙ〕は
ステップＳ１の行列〔Ｙ〕の行方向の構成要素で構成さ
れるベクトルである。
【００１５】
【数２６】
【００１６】
【数２７】
【００１７】計算回路１２２は、８要素の入力データ
（ｘｘ０、ｘｘ１、．．．、ｘｘ７）をパラレルに入力
して、８要素の出力データ（ｙｙ０、ｙｙ１、．．．、
ｙｙ７）をパラレルに出力する構成となっている。計算
回路１２２では、たとえば、入力データｘｘ０は、加算
器９０ａにて入力データｘｘ７と加算され、この加算結
果がｘｐ０として加算器９０ｂに出力される。加算器９
０ｂでは、ｘｐ０とｘｐ２とが加算され、加算結果がｘ
ｒ０として加算器９０ｃに出力される。加算器９０ｃで
は、ｘｒ０とｘｒ１とが加算され、加算結果がｙｙ０と
して出力される。
（ｘｘ０、ｘｘ１、．．．、ｘｘ７）をパラレルに入力
して、８要素の出力データ（ｙｙ０、ｙｙ１、．．．、
ｙｙ７）をパラレルに出力する構成となっている。計算
回路１２２では、たとえば、入力データｘｘ０は、加算
器９０ａにて入力データｘｘ７と加算され、この加算結
果がｘｐ０として加算器９０ｂに出力される。加算器９
０ｂでは、ｘｐ０とｘｐ２とが加算され、加算結果がｘ
ｒ０として加算器９０ｃに出力される。加算器９０ｃで
は、ｘｒ０とｘｒ１とが加算され、加算結果がｙｙ０と
して出力される。
【００１８】図１２にシリアル／パラレル変換器１２１
の構成図を示す。シリアル／パラレル変換器１０４で
は、入力端子からデータが１サイクルに１ワードずつワ
ードシリアルに入力されると、８サイクル終了後にはレ
ジスタ（単位遅延回路）Ｒｅｇ０〜７に８個のデータが
保持されるので、これらを８個の対応するホールド回路
Ｈｏｌｄ０〜７にそれぞれ移し、Ｈｏｌｄ０〜７からの
出力を出力端子から得ることにより１入力８出力のシリ
アル／パラレル変換が実現される。
の構成図を示す。シリアル／パラレル変換器１０４で
は、入力端子からデータが１サイクルに１ワードずつワ
ードシリアルに入力されると、８サイクル終了後にはレ
ジスタ（単位遅延回路）Ｒｅｇ０〜７に８個のデータが
保持されるので、これらを８個の対応するホールド回路
Ｈｏｌｄ０〜７にそれぞれ移し、Ｈｏｌｄ０〜７からの
出力を出力端子から得ることにより１入力８出力のシリ
アル／パラレル変換が実現される。
【００１９】図１３にパラレル／シリアル変換器１２５
の構成図を示す。パラレル／シリアル変換器１２５で
は、８個の入力端子から８個のデータが１サイクル間に
入力され、これらデータが８個のセレクタＳｅｌ０〜１
７を介してレジスタＲｅｇ８〜１５に保持され、２サイ
クル目以降にＲｅｇ８〜１５が直列に接続されるように
Ｓｅｌ０〜１７が図示せぬ制御回路からの制御信号によ
って制御され、８サイクルかけてデータが１ワードずつ
出力端子から出力されることで、８入力１出力のパラレ
ル／シリアル変換が実現される。ホールド回路はデータ
を保持する回路であり、基本的にはレジスタと同じであ
る。従って、図１０の計算回路１００では、ホールド回
路は、シリアル／パラレル変換器１２１内に１６個およ
びパラレル／シリアル変換器１２５内に８個それぞれ必
要となり、合計２４個必要となる。
の構成図を示す。パラレル／シリアル変換器１２５で
は、８個の入力端子から８個のデータが１サイクル間に
入力され、これらデータが８個のセレクタＳｅｌ０〜１
７を介してレジスタＲｅｇ８〜１５に保持され、２サイ
クル目以降にＲｅｇ８〜１５が直列に接続されるように
Ｓｅｌ０〜１７が図示せぬ制御回路からの制御信号によ
って制御され、８サイクルかけてデータが１ワードずつ
出力端子から出力されることで、８入力１出力のパラレ
ル／シリアル変換が実現される。ホールド回路はデータ
を保持する回路であり、基本的にはレジスタと同じであ
る。従って、図１０の計算回路１００では、ホールド回
路は、シリアル／パラレル変換器１２１内に１６個およ
びパラレル／シリアル変換器１２５内に８個それぞれ必
要となり、合計２４個必要となる。
【００２０】さらに、上記特願では、上記式（１７）に
示す定数行列〔Ｎ〕を対角線成分が無理数であり他の成
分が全て「０」である行列〔Ｇ〕および各成分が無理
数、「＋１」あるいは「−１」のいずれかである行列
〔Ｆ〕に行列分解し、定数行列〔Ｎt 〕を上記行列
〔Ｇ〕の転置行列である行列〔Ｇt 〕および上記行列
〔Ｆ〕の転置行列である行列〔Ｆt 〕に行列分解し、こ
れら行列分解された行列式に基づいて計算を実行するこ
とにより、ＩＤＣＴの乗算回数を減らすことができる２
次元８×８ＩＤＣＴ装置を開示する。この２次元８×８
ＩＤＣＴ装置では、上記式（１７）に示すＩＤＣＴの式
を下記式（２８）のように式変換し、下記式（２８）を
下記ステップＳ１’〜ステップＳ３’の手順で計算する
ことで、乗算回数を低減し、乗算器の数の増大による演
算回路の大規模化を抑制する。
示す定数行列〔Ｎ〕を対角線成分が無理数であり他の成
分が全て「０」である行列〔Ｇ〕および各成分が無理
数、「＋１」あるいは「−１」のいずれかである行列
〔Ｆ〕に行列分解し、定数行列〔Ｎt 〕を上記行列
〔Ｇ〕の転置行列である行列〔Ｇt 〕および上記行列
〔Ｆ〕の転置行列である行列〔Ｆt 〕に行列分解し、こ
れら行列分解された行列式に基づいて計算を実行するこ
とにより、ＩＤＣＴの乗算回数を減らすことができる２
次元８×８ＩＤＣＴ装置を開示する。この２次元８×８
ＩＤＣＴ装置では、上記式（１７）に示すＩＤＣＴの式
を下記式（２８）のように式変換し、下記式（２８）を
下記ステップＳ１’〜ステップＳ３’の手順で計算する
ことで、乗算回数を低減し、乗算器の数の増大による演
算回路の大規模化を抑制する。
【００２１】
【数２８】
【００２２】
【数２９】
【００２３】上記式（２８）における行列〔Ｇ〕は下記
式（３０）で表せる。
式（３０）で表せる。
【数３０】
【００２４】また、上記式（２８）における行列〔Ｆ〕
は下記式（３１）で表せる。
は下記式（３１）で表せる。
【００２５】
【数３１】
【００２６】さらに、上記式（２８）における行列〔Ｇ
t 〕、行列〔Ｆt 〕は、それぞれ行列〔Ｇ〕、行列
〔Ｆ〕の転置行列であり、下記式（３２）、（３３）で
定義される。
t 〕、行列〔Ｆt 〕は、それぞれ行列〔Ｇ〕、行列
〔Ｆ〕の転置行列であり、下記式（３２）、（３３）で
定義される。
【００２７】
【数３２】
【００２８】
【数３３】
【００２９】図１４は上記式（２８）の計算を行う２次
元８×８ＩＤＣＴ装置１３０の構成図である。図１４に
示すように、２次元８×８ＤＣＴ装置１３０は、乗算器
１３１、シリアル／パラレル変換器１２１、計算回路１
３３、並換回路１３４、計算回路１３５およびパラレル
／シリアル変換器１２５で構成される。この２次元８×
８ＩＤＣＴ装置１３０では、周波数空間のデータである
行列〔Ｃ〕をシリアルに入力し、乗算器１３１にてステ
ップＳ１’の計算をシリアルに実行し、シリアル／パラ
レル変換器１２１にてパラレルデータに変換し、計算回
路１３３を用いて上記ステップＳ２’の計算を実行し、
並換回路１３４および計算回路１３５を用いて上記ステ
ップＳ３’の計算を実行し、パラレル／シリアル変換器
１２５を用いて計算回路１３５からのパラレルデータを
シリアルデータに変換し、実空間の画像データである行
列〔Ｘ〕をシリアルに出力する。
元８×８ＩＤＣＴ装置１３０の構成図である。図１４に
示すように、２次元８×８ＤＣＴ装置１３０は、乗算器
１３１、シリアル／パラレル変換器１２１、計算回路１
３３、並換回路１３４、計算回路１３５およびパラレル
／シリアル変換器１２５で構成される。この２次元８×
８ＩＤＣＴ装置１３０では、周波数空間のデータである
行列〔Ｃ〕をシリアルに入力し、乗算器１３１にてステ
ップＳ１’の計算をシリアルに実行し、シリアル／パラ
レル変換器１２１にてパラレルデータに変換し、計算回
路１３３を用いて上記ステップＳ２’の計算を実行し、
並換回路１３４および計算回路１３５を用いて上記ステ
ップＳ３’の計算を実行し、パラレル／シリアル変換器
１２５を用いて計算回路１３５からのパラレルデータを
シリアルデータに変換し、実空間の画像データである行
列〔Ｘ〕をシリアルに出力する。
【００３０】図１５は計算回路１３５の構成図である。
図１５に示すベクトル〔ｙｙ〕は下記式（３４）および
ベクトル〔ｘｘ〕は下記式（３５）でそれぞれ表せ、ベ
クトル〔ｙｙ〕はステップＳ２’で生成された行列
〔Ｑ〕を並換回路１３４にて行と列とを並べ換えた行列
の行方向の構成要素で構成されるベクトルであり、〔ｘ
ｘ〕はステップＳ３’にて生成される実空間の行列
〔Ｘ〕の行方向の構成要素で構成されるベクトルであ
る。
図１５に示すベクトル〔ｙｙ〕は下記式（３４）および
ベクトル〔ｘｘ〕は下記式（３５）でそれぞれ表せ、ベ
クトル〔ｙｙ〕はステップＳ２’で生成された行列
〔Ｑ〕を並換回路１３４にて行と列とを並べ換えた行列
の行方向の構成要素で構成されるベクトルであり、〔ｘ
ｘ〕はステップＳ３’にて生成される実空間の行列
〔Ｘ〕の行方向の構成要素で構成されるベクトルであ
る。
【００３１】
【数３４】
【００３２】
【数３５】
【００３３】図１５に示す計算回路１３５は、８要素の
入力データ（ｙｙ０、ｙｙ１、．．．、ｙｙ７）をパラ
レルに入力して、８要素の出力データ（ｘｘ０、ｘｘ
１、．．．、ｘｘ７）をパラレルに出力する構成となっ
ている。この２次元８×８ＩＤＣＴ装置１３０でも、２
次元８×８ＤＣＴ装置ＤＣＴ１００の場合と同様に、シ
リアル／パラレル変換器１２１内およびパラレル／シリ
アル変換器１２５内に合計、２４個のレジスタを必要と
する。
入力データ（ｙｙ０、ｙｙ１、．．．、ｙｙ７）をパラ
レルに入力して、８要素の出力データ（ｘｘ０、ｘｘ
１、．．．、ｘｘ７）をパラレルに出力する構成となっ
ている。この２次元８×８ＩＤＣＴ装置１３０でも、２
次元８×８ＤＣＴ装置ＤＣＴ１００の場合と同様に、シ
リアル／パラレル変換器１２１内およびパラレル／シリ
アル変換器１２５内に合計、２４個のレジスタを必要と
する。
【００３４】
【発明が解決しようとする課題】しかし、上述した特願
平４−２１１０１４号が開示する２次元８×８ＤＣＴ装
置１００および２次元８×８ＩＤＣＴ装置１３０では、
上記ステップＳ１〜Ｓ３およびステップＳ１’〜Ｓ３’
の手順で計算を行うことで、従来技術の場合に比べて乗
算器の数を低減させ回路規模を縮小できるが、ワードシ
リアルに行列データを入出力する場合には、従来の場合
と同様に図１０および図１４に示すような多数のレジス
タを含むシリアル／パラレル変換器１２１およびパラレ
ル／シリアル変換器１２５が必要となり、この部分の回
路規模が大きくなってしまうという問題がある。
平４−２１１０１４号が開示する２次元８×８ＤＣＴ装
置１００および２次元８×８ＩＤＣＴ装置１３０では、
上記ステップＳ１〜Ｓ３およびステップＳ１’〜Ｓ３’
の手順で計算を行うことで、従来技術の場合に比べて乗
算器の数を低減させ回路規模を縮小できるが、ワードシ
リアルに行列データを入出力する場合には、従来の場合
と同様に図１０および図１４に示すような多数のレジス
タを含むシリアル／パラレル変換器１２１およびパラレ
ル／シリアル変換器１２５が必要となり、この部分の回
路規模が大きくなってしまうという問題がある。
【００３５】上述した従来技術の問題を解決するため
に、本発明は入出力データとしてワードシリアルデータ
を用いる場合においても、レジスタ数を低減し、回路規
模をさらに縮小することができる２次元離散コサイン変
換装置、２次元逆離散コサイン変換装置およびディジタ
ル信号処理装置を提供することを目的とする。
に、本発明は入出力データとしてワードシリアルデータ
を用いる場合においても、レジスタ数を低減し、回路規
模をさらに縮小することができる２次元離散コサイン変
換装置、２次元逆離散コサイン変換装置およびディジタ
ル信号処理装置を提供することを目的とする。
【００３６】
【課題を解決するための手段】上述した問題を解決し、
上述した目的を達成するために、本発明の２次元離散コ
サイン変換装置は、少なくとも１の対角成分が無理数で
あり他の各成分が「０」である第１の行列と、各成分が
無理数、「＋１」あるいは「−１」のいずれかである第
２の行列とに行列分解できる第１の係数行列と、前記第
２の行列の転置行列である第３の行列と、前記第１の行
列の転置行列である第４の行列とに行列分解できる前記
第１の係数行列の転置行列である第２の係数行列とをそ
れぞれ左側および右側から入力行列に乗算し、その乗算
結果である出力行列の各成分を出力する行列データ乗算
装置であって、前記第２の行列と前記入力行列との乗算
に相当する所定の計算を行う第１の計算回路と、該第１
の計算回路の乗算結果と前記第３の行列との乗算に相当
する所定の計算を行う第２の計算回路と、該第２の計算
回路の乗算結果に対して、左側から前記第１の行列を乗
算し右側から前記第４の行列を乗算する計算に相当する
所定の計算を行う乗算器とを有し、前記第１の計算回路
および前記第２の計算回路は、直列的に接続された複数
の記憶素子と、該記憶素子から供給されるデータを用い
て所定の計算を行い、計算結果を所定の前記記憶素子に
出力する単数または複数の演算器とを有し、第１段の前
記記憶素子からデータをシリアルに入力し、該入力した
データをパイプライン方式で順次、後段の記憶素子に転
送し、該転送過程において前記演算器による前記計算を
行い、最終段の前記記憶素子から計算結果を示すデータ
をシリアルに出力する。
上述した目的を達成するために、本発明の２次元離散コ
サイン変換装置は、少なくとも１の対角成分が無理数で
あり他の各成分が「０」である第１の行列と、各成分が
無理数、「＋１」あるいは「−１」のいずれかである第
２の行列とに行列分解できる第１の係数行列と、前記第
２の行列の転置行列である第３の行列と、前記第１の行
列の転置行列である第４の行列とに行列分解できる前記
第１の係数行列の転置行列である第２の係数行列とをそ
れぞれ左側および右側から入力行列に乗算し、その乗算
結果である出力行列の各成分を出力する行列データ乗算
装置であって、前記第２の行列と前記入力行列との乗算
に相当する所定の計算を行う第１の計算回路と、該第１
の計算回路の乗算結果と前記第３の行列との乗算に相当
する所定の計算を行う第２の計算回路と、該第２の計算
回路の乗算結果に対して、左側から前記第１の行列を乗
算し右側から前記第４の行列を乗算する計算に相当する
所定の計算を行う乗算器とを有し、前記第１の計算回路
および前記第２の計算回路は、直列的に接続された複数
の記憶素子と、該記憶素子から供給されるデータを用い
て所定の計算を行い、計算結果を所定の前記記憶素子に
出力する単数または複数の演算器とを有し、第１段の前
記記憶素子からデータをシリアルに入力し、該入力した
データをパイプライン方式で順次、後段の記憶素子に転
送し、該転送過程において前記演算器による前記計算を
行い、最終段の前記記憶素子から計算結果を示すデータ
をシリアルに出力する。
【００３７】また、本発明の２次元逆離散コサイン変換
装置は、少なくとも１の対角成分が無理数であり他の各
成分が「０」である第１の行列と、各成分が無理数、
「＋１」あるいは「−１」のいずれかである第２の行列
とに行列分解できる第１の係数行列と、前記第２の行列
の転置行列である第３の行列と、前記第１の行列の転置
行列である第４の行列とに行列分解できる前記第１の係
数行列の転置行列である第２の係数行列とをそれぞれ右
側および左側から入力行列に乗算し、その乗算結果であ
る出力行列の各成分を出力する行列データ乗算装置であ
って、前記入力行列に対して、左側から前記第４の行列
を乗算し右側から前記第１の行列を乗算する計算に相当
する計算を行う乗算器と該乗算器と前記第２の行列の乗
算に相当する計算を行う第１の計算回路と、前記第３の
行列と前記第１の計算回路の前記乗算結果との乗算に相
当する計算を行う第２の計算回路と、を有し、前記第１
の計算回路および前記第２の計算回路は、直列的に接続
された複数の記憶素子と、該記憶素子から供給されるデ
ータを用いて所定の計算を行い、計算結果を所定の前記
記憶素子に出力する単数または複数の演算器とを有し、
第１段の前記記憶素子からデータをシリアルに入力し、
該入力したデータをパイプライン方式で順次、後段の記
憶素子に転送し、該転送過程において前記演算器による
前記計算を行い、最終段の前記記憶素子から計算結果を
示すデータをシリアルに出力する。
装置は、少なくとも１の対角成分が無理数であり他の各
成分が「０」である第１の行列と、各成分が無理数、
「＋１」あるいは「−１」のいずれかである第２の行列
とに行列分解できる第１の係数行列と、前記第２の行列
の転置行列である第３の行列と、前記第１の行列の転置
行列である第４の行列とに行列分解できる前記第１の係
数行列の転置行列である第２の係数行列とをそれぞれ右
側および左側から入力行列に乗算し、その乗算結果であ
る出力行列の各成分を出力する行列データ乗算装置であ
って、前記入力行列に対して、左側から前記第４の行列
を乗算し右側から前記第１の行列を乗算する計算に相当
する計算を行う乗算器と該乗算器と前記第２の行列の乗
算に相当する計算を行う第１の計算回路と、前記第３の
行列と前記第１の計算回路の前記乗算結果との乗算に相
当する計算を行う第２の計算回路と、を有し、前記第１
の計算回路および前記第２の計算回路は、直列的に接続
された複数の記憶素子と、該記憶素子から供給されるデ
ータを用いて所定の計算を行い、計算結果を所定の前記
記憶素子に出力する単数または複数の演算器とを有し、
第１段の前記記憶素子からデータをシリアルに入力し、
該入力したデータをパイプライン方式で順次、後段の記
憶素子に転送し、該転送過程において前記演算器による
前記計算を行い、最終段の前記記憶素子から計算結果を
示すデータをシリアルに出力する。
【００３８】さらに、本発明のディジタル信号処理装置
は、直列的に接続された複数の記憶素子と、該記憶素子
から供給されるデータを用いて所定の計算を行い、計算
結果を所定の前記記憶素子に出力する単数または複数の
演算器とを有し、第１段の前記記憶素子からデータをシ
リアルに入力し、該入力したデータをパイプライン方式
で順次、後段の記憶素子に転送し、該転送過程において
前記演算器による前記計算を行い、最終段の前記記憶素
子から計算結果を示すデータをシリアルに出力する。
は、直列的に接続された複数の記憶素子と、該記憶素子
から供給されるデータを用いて所定の計算を行い、計算
結果を所定の前記記憶素子に出力する単数または複数の
演算器とを有し、第１段の前記記憶素子からデータをシ
リアルに入力し、該入力したデータをパイプライン方式
で順次、後段の記憶素子に転送し、該転送過程において
前記演算器による前記計算を行い、最終段の前記記憶素
子から計算結果を示すデータをシリアルに出力する。
【００３９】
【作用】本発明の２次元離散コサイン変換装置では、入
力行列に応じたデータがシリアルに第１の計算回路に入
力され、該第１の計算回路にて、各成分が無理数、「＋
１」あるいは「−１」のいずれかである第２の行列と前
記入力行列との乗算に相当する所定の計算が実行され、
計算結果を示すデータがシリアルに出力される。該第１
の計算回路の計算結果を示すデータは、次に、第２の計
算回路にシリアルに入力され、該第２の計算回路にて、
該第１の計算回路の計算結果を示すデータと、前記第２
の行列の転置行列である第３の行列との乗算に相当する
所定の計算が実行され、計算結果を示すデータがシリア
ルに出力される。該第２の計算回路の計算結果を示すデ
ータは、次に、乗算器にシリアルに入力され、該乗算器
にて、左側から少なくとも１の対角成分が無理数であり
他の各成分が「０」である第１の行列を乗算し、右側か
ら前記第１の行列の転置行列である第４の行列を乗算す
る計算に相当する所定の計算が実行され、計算結果を示
すデータがシリアルに出力される。
力行列に応じたデータがシリアルに第１の計算回路に入
力され、該第１の計算回路にて、各成分が無理数、「＋
１」あるいは「−１」のいずれかである第２の行列と前
記入力行列との乗算に相当する所定の計算が実行され、
計算結果を示すデータがシリアルに出力される。該第１
の計算回路の計算結果を示すデータは、次に、第２の計
算回路にシリアルに入力され、該第２の計算回路にて、
該第１の計算回路の計算結果を示すデータと、前記第２
の行列の転置行列である第３の行列との乗算に相当する
所定の計算が実行され、計算結果を示すデータがシリア
ルに出力される。該第２の計算回路の計算結果を示すデ
ータは、次に、乗算器にシリアルに入力され、該乗算器
にて、左側から少なくとも１の対角成分が無理数であり
他の各成分が「０」である第１の行列を乗算し、右側か
ら前記第１の行列の転置行列である第４の行列を乗算す
る計算に相当する所定の計算が実行され、計算結果を示
すデータがシリアルに出力される。
【００４０】上記第１の計算回路および第２の計算回路
においては、データが、第１段の記憶素子にシリアルに
入力され、該入力されたデータはパイプライン方式で順
次、後段の記憶素子に転送される。そして、この転送過
程において演算器による所定の計算が実行され、最終段
の記憶素子から計算結果を示すデータがシリアルに出力
される。
においては、データが、第１段の記憶素子にシリアルに
入力され、該入力されたデータはパイプライン方式で順
次、後段の記憶素子に転送される。そして、この転送過
程において演算器による所定の計算が実行され、最終段
の記憶素子から計算結果を示すデータがシリアルに出力
される。
【００４１】
【実施例】第１実施例について説明する。本実施例で
は、上述した従来の２次元８×８ＤＣＴ装置１００と同
様に、下記式（３６）を下記ステップＳ１〜Ｓ３に示す
手順で実行する２次元８×８ＤＣＴ装置について説明す
る。
は、上述した従来の２次元８×８ＤＣＴ装置１００と同
様に、下記式（３６）を下記ステップＳ１〜Ｓ３に示す
手順で実行する２次元８×８ＤＣＴ装置について説明す
る。
【００４２】
【数３６】
【００４３】
【数３７】
【００４４】上記式（３６）における行列〔Ｗ〕は下記
式（３８）で表せる。
式（３８）で表せる。
【数３８】
【００４５】また、上記式（３６）における行列〔Ｍ〕
は下記式（３９）で表せる。
は下記式（３９）で表せる。
【数３９】
【００４６】また、上記式（３６）における行列
〔Ｗt 〕および行列〔Ｍt 〕は、それぞれ行列〔Ｗ〕お
よび行列〔Ｍ〕の転置行列であり、下記式（４０）、
（４１）で表せる。
〔Ｗt 〕および行列〔Ｍt 〕は、それぞれ行列〔Ｗ〕お
よび行列〔Ｍ〕の転置行列であり、下記式（４０）、
（４１）で表せる。
【００４７】
【数４０】
【００４８】
【数４１】
【００４９】また、上記式（３６）における〔Ｘ〕は８
×８の実空間の画像データであり、〔Ｃ〕は〔Ｘ〕に対
応する８×８の周波数空間ののデータである。
×８の実空間の画像データであり、〔Ｃ〕は〔Ｘ〕に対
応する８×８の周波数空間ののデータである。
【００５０】図１は、本実施例の２次元８×８ＤＣＴ装
置１の構成図である。２次元８×８ＤＣＴ装置１は、計
算回路２、並換回路５、計算回路６および乗算器８で構
成され、各構成要素はシリアルデータを入力し、シリア
ルデーアを出力する。従って、２次元８×８ＤＣＴ装置
１では、上述した従来の２次元８×８ＤＣＴ装置１００
のように合計２４個のレジスタを含むシリアル／パラレ
ル変換器およびパラレル／シリアル変換器を必要とせ
ず、各構成要素においてシリアルデータを後述するよう
にそのまま処理することができ、レジスタ数を大幅に低
減できると共に回路規模をさらに縮小することが可能と
なる。計算回路２は上記ステップＳ１の計算を実行す
る。並換回路５および計算回路６はステップＳ２の計算
を実行する。乗算器１１２はステップＳ３の計算を実行
する。図２は、図１に示す計算回路２の構成図である。
図２に示すように計算回路２は、入力端子と接続された
レジスタＲ０、レジスタＲ１〜Ｒ１１および出力端子と
接続されたレジスタＲ１２が直列に接続され、１３段の
パイプラインレジスタを構成している。各レジスタ間に
はセレクタレジスタＳ１〜Ｓ１２がそれぞれ設けられて
おり、セレクタレジスタＳｉ（１≦ｉ≦１２）はレジス
タＲｉ−１およびバス４からのデータを、制御回路６か
らの制御信号ＣＳ１〜ＣＳ１２に基づいて、選択的にレ
ジスタＲｉに出力する。
置１の構成図である。２次元８×８ＤＣＴ装置１は、計
算回路２、並換回路５、計算回路６および乗算器８で構
成され、各構成要素はシリアルデータを入力し、シリア
ルデーアを出力する。従って、２次元８×８ＤＣＴ装置
１では、上述した従来の２次元８×８ＤＣＴ装置１００
のように合計２４個のレジスタを含むシリアル／パラレ
ル変換器およびパラレル／シリアル変換器を必要とせ
ず、各構成要素においてシリアルデータを後述するよう
にそのまま処理することができ、レジスタ数を大幅に低
減できると共に回路規模をさらに縮小することが可能と
なる。計算回路２は上記ステップＳ１の計算を実行す
る。並換回路５および計算回路６はステップＳ２の計算
を実行する。乗算器１１２はステップＳ３の計算を実行
する。図２は、図１に示す計算回路２の構成図である。
図２に示すように計算回路２は、入力端子と接続された
レジスタＲ０、レジスタＲ１〜Ｒ１１および出力端子と
接続されたレジスタＲ１２が直列に接続され、１３段の
パイプラインレジスタを構成している。各レジスタ間に
はセレクタレジスタＳ１〜Ｓ１２がそれぞれ設けられて
おり、セレクタレジスタＳｉ（１≦ｉ≦１２）はレジス
タＲｉ−１およびバス４からのデータを、制御回路６か
らの制御信号ＣＳ１〜ＣＳ１２に基づいて、選択的にレ
ジスタＲｉに出力する。
【００５１】計算回路２には、加減算器ＡＳ１、ＡＳ
２、加算器ＡＤＤ、減算器ＳＵＢおよび乗算器ＭＰＹが
設けられている。加減算器ＡＳ１、ＡＳ２はそれぞれバ
ス４と接続され、加算／減算選択信号ＣＳ１３、ＣＳ１
４に基づいて、バス４から供給されたデータについて加
算および減算を１クロックサイクルで選択的に行い、計
算結果をバス４に出力する。加算器ＡＤＤはバス４と接
続され、バス４から供給されたデータについて加算を１
クロックサイクルで行い、計算結果をバス４に出力す
る。減算器ＳＵＢはバス４と接続され、バス４から供給
されたデータについて減算を１クロックサイクルで行
い、計算結果をバス４に出力する。乗算器ＭＰＹはバス
４と接続され、バス４から供給されたデータと、制御回
路６からの係数信号Ｓ１５に示される係数との乗算を行
い、計算結果をバス４に出力する。乗算器ＭＰＹにおけ
る乗算は、１クロックサイクル以上必要であるため、乗
算をパイプライン化して実行する。つまり、各クロック
サイクル毎に順次、乗算器ＭＰＹにデータを入力するこ
とは可能であるが、その乗算結果は所定のクロックサイ
クルだけ遅れて乗算器ＭＰＹから出力される。
２、加算器ＡＤＤ、減算器ＳＵＢおよび乗算器ＭＰＹが
設けられている。加減算器ＡＳ１、ＡＳ２はそれぞれバ
ス４と接続され、加算／減算選択信号ＣＳ１３、ＣＳ１
４に基づいて、バス４から供給されたデータについて加
算および減算を１クロックサイクルで選択的に行い、計
算結果をバス４に出力する。加算器ＡＤＤはバス４と接
続され、バス４から供給されたデータについて加算を１
クロックサイクルで行い、計算結果をバス４に出力す
る。減算器ＳＵＢはバス４と接続され、バス４から供給
されたデータについて減算を１クロックサイクルで行
い、計算結果をバス４に出力する。乗算器ＭＰＹはバス
４と接続され、バス４から供給されたデータと、制御回
路６からの係数信号Ｓ１５に示される係数との乗算を行
い、計算結果をバス４に出力する。乗算器ＭＰＹにおけ
る乗算は、１クロックサイクル以上必要であるため、乗
算をパイプライン化して実行する。つまり、各クロック
サイクル毎に順次、乗算器ＭＰＹにデータを入力するこ
とは可能であるが、その乗算結果は所定のクロックサイ
クルだけ遅れて乗算器ＭＰＹから出力される。
【００５２】但し、バス４は競合しないように充分に広
い幅を持たせておく。あるいは、競合するときは、時分
割でデータを送信するようにしておく。また、以下で述
べるようにＤＣＴ専用回路など特定のアプリケーション
に適用する場合には、全てのレジスタと全ての演算器を
バスで接続する必要はない。すなわち、特定のアプリケ
ーションにおいて使うことのないレジスタを演算器との
組み合わせはバスで接続する必要はない。
い幅を持たせておく。あるいは、競合するときは、時分
割でデータを送信するようにしておく。また、以下で述
べるようにＤＣＴ専用回路など特定のアプリケーション
に適用する場合には、全てのレジスタと全ての演算器を
バスで接続する必要はない。すなわち、特定のアプリケ
ーションにおいて使うことのないレジスタを演算器との
組み合わせはバスで接続する必要はない。
【００５３】以下、計算回路２を用いてステップＳ１の
計算を行う場合について説明する。図３は計算回路２を
用いてテップＳ１の計算を行う際のタイミングチャート
である。図４は図３の各クロックサイクルにおける計算
内容を説明するための図である。図３および図４に示さ
れるｘｘ０〜ｘｘ７、ｘｐ０〜ｘｐ７、ｘｑ４〜ｘｑ
７、ｘｒ０〜ｘｒ７、ｘｓ２〜ｘｓ７およびｙｙ０〜ｙ
ｙ７は、図８に示されるものと同一である。
計算を行う場合について説明する。図３は計算回路２を
用いてテップＳ１の計算を行う際のタイミングチャート
である。図４は図３の各クロックサイクルにおける計算
内容を説明するための図である。図３および図４に示さ
れるｘｘ０〜ｘｘ７、ｘｐ０〜ｘｐ７、ｘｑ４〜ｘｑ
７、ｘｒ０〜ｘｒ７、ｘｓ２〜ｘｓ７およびｙｙ０〜ｙ
ｙ７は、図８に示されるものと同一である。
【００５４】入力データ（ｘｘ０〜ｘｘ７）は、図３に
示すように１〜８クロックサイクルにわたって順次、入
力端子から入力される。ここで入力データ（ｘｘ０〜ｘ
ｘ７）は、式（３６）の行列〔Ｘ〕の行方向の構成要素
で構成されるベクトルである。行列〔Ｘ〕を構成する行
方向のベクトルを単位として以下の計算が実行され、全
ての行方向のベクトルの計算を行うことで、行列〔Ｘ〕
に対して上記式（３６）の計算が実行される。
示すように１〜８クロックサイクルにわたって順次、入
力端子から入力される。ここで入力データ（ｘｘ０〜ｘ
ｘ７）は、式（３６）の行列〔Ｘ〕の行方向の構成要素
で構成されるベクトルである。行列〔Ｘ〕を構成する行
方向のベクトルを単位として以下の計算が実行され、全
ての行方向のベクトルの計算を行うことで、行列〔Ｘ〕
に対して上記式（３６）の計算が実行される。
【００５５】入力データは、１クロックサイクル毎に順
次、後段のレジスタ（Ｒ０〜Ｒ１２）およびバス４に出
力される。バス４に出力された入力データは、制御回路
６からの演算指示信号ＣＳ２０〜ＣＳ２４に基づいて、
所定の加減算器ＡＳ１、ＡＳ２、加算器ＡＤＤ、減算器
ＳＵＢあるいは乗算器ＭＰＹに供給され、ステップＳ１
に応じた計算が実行される。加減算器ＡＳ１、ＡＳ２、
加算器ＡＤＤ、減算器ＳＵＢあるいは乗算器ＭＰＹにお
ける計算結果はバス４を介してセレクタＳ１〜Ｓ１２に
出力され、制御信号ＣＳ１〜ＣＳ１２に応じて、所定の
レジスタＲ１〜Ｒ１２に出力される。
次、後段のレジスタ（Ｒ０〜Ｒ１２）およびバス４に出
力される。バス４に出力された入力データは、制御回路
６からの演算指示信号ＣＳ２０〜ＣＳ２４に基づいて、
所定の加減算器ＡＳ１、ＡＳ２、加算器ＡＤＤ、減算器
ＳＵＢあるいは乗算器ＭＰＹに供給され、ステップＳ１
に応じた計算が実行される。加減算器ＡＳ１、ＡＳ２、
加算器ＡＤＤ、減算器ＳＵＢあるいは乗算器ＭＰＹにお
ける計算結果はバス４を介してセレクタＳ１〜Ｓ１２に
出力され、制御信号ＣＳ１〜ＣＳ１２に応じて、所定の
レジスタＲ１〜Ｒ１２に出力される。
【００５６】制御回路６は、加減算器ＡＳ１、ＡＳ２、
加算器ＡＤＤ、減算器ＳＵＢおよび乗算器ＭＰＹに対し
て、図４に示す手順でステップＳ１の計算が実行される
ように、制御信号ＣＳ１〜ＣＳ１２、演算指示信号ＣＳ
２０〜ＣＳ２４、加算／減算選択信号ＣＳ１３、ＣＳ１
４および係数信号Ｓ１４を出力する。
加算器ＡＤＤ、減算器ＳＵＢおよび乗算器ＭＰＹに対し
て、図４に示す手順でステップＳ１の計算が実行される
ように、制御信号ＣＳ１〜ＣＳ１２、演算指示信号ＣＳ
２０〜ＣＳ２４、加算／減算選択信号ＣＳ１３、ＣＳ１
４および係数信号Ｓ１４を出力する。
【００５７】以下、計算回路２における計算手順を図３
および図４を用いて各クロックサイクル毎に説明する。 １〜８クロックサイクル目：行列データ〔Ｘ〕の８要素
が、ｘｘ０、ｘｘ１、ｘｘ２、ｘｘ３、ｘｘ４、ｘｘ
５、ｘｘ７、ｘｘ６の順に、入力端子から入力され、順
次、後段のレジスタに出力される。
および図４を用いて各クロックサイクル毎に説明する。 １〜８クロックサイクル目：行列データ〔Ｘ〕の８要素
が、ｘｘ０、ｘｘ１、ｘｘ２、ｘｘ３、ｘｘ４、ｘｘ
５、ｘｘ７、ｘｘ６の順に、入力端子から入力され、順
次、後段のレジスタに出力される。
【００５８】６クロックサイクル目：図３に示すよう
に、入力端子からデータｘｘ２が入力され、レジスタＲ
０〜Ｒ４にはデータｘｘ３、ｘｘ４、ｘｘ５，ｘｘ７、
ｘｘ６がそれぞれ記憶されている。そして、計算回路２
では、６クロックサイクル目において、図４に示すよう
に、レジスタＲ０に記憶されたデータｘｘ３およびレジ
スタＲ１に記憶されたデータｘｘ４をバス１４を介して
加算器ＡＤＤおよび減算器ＳＵＢに供給し、加算器ＡＤ
Ｄにおいてデータｘｘ３とデータｘｘ４との加算を実行
し、減算器ＳＵＢにおいてデータｘｘ３とデータｘｘ４
との減算を行い、加算器ＡＤＤにおける加算結果ｘｐ３
をレジスタＲ２に記憶させ、減算器ＳＵＢにおける減算
結果ｘｐ４をレジスタＲ１に記憶させる。すなわち、６
クロックサイクル目が終了した時点で、データｘｐ３が
レジスタＲ２に記憶され、データｘｐ４がレジスタＲ１
に記憶される。
に、入力端子からデータｘｘ２が入力され、レジスタＲ
０〜Ｒ４にはデータｘｘ３、ｘｘ４、ｘｘ５，ｘｘ７、
ｘｘ６がそれぞれ記憶されている。そして、計算回路２
では、６クロックサイクル目において、図４に示すよう
に、レジスタＲ０に記憶されたデータｘｘ３およびレジ
スタＲ１に記憶されたデータｘｘ４をバス１４を介して
加算器ＡＤＤおよび減算器ＳＵＢに供給し、加算器ＡＤ
Ｄにおいてデータｘｘ３とデータｘｘ４との加算を実行
し、減算器ＳＵＢにおいてデータｘｘ３とデータｘｘ４
との減算を行い、加算器ＡＤＤにおける加算結果ｘｐ３
をレジスタＲ２に記憶させ、減算器ＳＵＢにおける減算
結果ｘｐ４をレジスタＲ１に記憶させる。すなわち、６
クロックサイクル目が終了した時点で、データｘｐ３が
レジスタＲ２に記憶され、データｘｐ４がレジスタＲ１
に記憶される。
【００５９】７クロックサイクル目：加算器ＡＤＤに
て、レジスタＲ０に記憶されたデータｘｘ２とレジスタ
Ｒ３に記憶されたデータｘｘ５との加算が実行され、加
算結果ｘｐ２がレジスタＲ４に記憶される。また、減算
器ＳＵＢにて、レジスタＲ０に記憶されたデータｘｘ２
とレジスタＲ３に記憶されたデータｘｘ５との減算が実
行され、減算結果ｘｐ５がレジスタＲ１に記憶される。
て、レジスタＲ０に記憶されたデータｘｘ２とレジスタ
Ｒ３に記憶されたデータｘｘ５との加算が実行され、加
算結果ｘｐ２がレジスタＲ４に記憶される。また、減算
器ＳＵＢにて、レジスタＲ０に記憶されたデータｘｘ２
とレジスタＲ３に記憶されたデータｘｘ５との減算が実
行され、減算結果ｘｐ５がレジスタＲ１に記憶される。
【００６０】８クロックサイクル目：加算器ＡＤＤに
て、レジスタＲ０に記憶されたデータｘｘ１とレジスタ
Ｒ６に記憶されたデータｘｘ６との加算が実行され、加
算結果ｘｐ１がレジスタＲ７に記憶される。また、減算
器ＳＵＢにて、レジスタＲ０に記憶されたデータｘｘ１
とレジスタＲ６に記憶されたデータｘｘ６との減算が実
行され、減算結果ｘｐ６がレジスタＲ１に記憶される。
て、レジスタＲ０に記憶されたデータｘｘ１とレジスタ
Ｒ６に記憶されたデータｘｘ６との加算が実行され、加
算結果ｘｐ１がレジスタＲ７に記憶される。また、減算
器ＳＵＢにて、レジスタＲ０に記憶されたデータｘｘ１
とレジスタＲ６に記憶されたデータｘｘ６との減算が実
行され、減算結果ｘｐ６がレジスタＲ１に記憶される。
【００６１】９クロックサイクル目：乗算器ＭＰＹに
て、制御回路６からの係数信号Ｓ１５および演算指示信
号Ｓ２４に基づいて、レジスタＲ１に記憶されているデ
ータｘｐ６をバス１４を介して入力し、データｘｐ６と
係数信号Ｓ１５に示される係数Ａ４（＝２×ｃｏｓ（４
×π／１６））との乗算が実行され、その乗算結果ｘｑ
５が、１０クロックサイクル目の終了時にバス１４を介
してレジスタＲ３に記憶される。乗算器ＭＰＹにおける
計算は、前述したようにパイプライン化されており、９
クロックサイクル目に入力したデータに対しての乗算結
果は１０クロックサイクル目終了時に出力される。ま
た、加減算器ＡＳ２にて、レジスタＲ２に記憶されたデ
ータｘｐ５とレジスタＲ１に記憶されたデータｘｐ６と
の加算が実行され、加算結果ｘｑ６がレジスタＲ３に記
憶される。また、加算器ＡＤＤにて、レジスタＲ０に記
憶されたデータｘｘ０とレジスタＲ６に記憶されたデー
タｘｘ７との加算が実行され、加算結果ｘｐ０がレジス
タＲ７に記憶される。また、減算器ＳＵＢにて、レジス
タＲ０に記憶されたデータｘｘ０とレジスタＲ６に記憶
されたデータｘｘ７との減算が実行され、減算結果ｘｐ
７がレジスタＲ１に記憶される。
て、制御回路６からの係数信号Ｓ１５および演算指示信
号Ｓ２４に基づいて、レジスタＲ１に記憶されているデ
ータｘｐ６をバス１４を介して入力し、データｘｐ６と
係数信号Ｓ１５に示される係数Ａ４（＝２×ｃｏｓ（４
×π／１６））との乗算が実行され、その乗算結果ｘｑ
５が、１０クロックサイクル目の終了時にバス１４を介
してレジスタＲ３に記憶される。乗算器ＭＰＹにおける
計算は、前述したようにパイプライン化されており、９
クロックサイクル目に入力したデータに対しての乗算結
果は１０クロックサイクル目終了時に出力される。ま
た、加減算器ＡＳ２にて、レジスタＲ２に記憶されたデ
ータｘｐ５とレジスタＲ１に記憶されたデータｘｐ６と
の加算が実行され、加算結果ｘｑ６がレジスタＲ３に記
憶される。また、加算器ＡＤＤにて、レジスタＲ０に記
憶されたデータｘｘ０とレジスタＲ６に記憶されたデー
タｘｘ７との加算が実行され、加算結果ｘｐ０がレジス
タＲ７に記憶される。また、減算器ＳＵＢにて、レジス
タＲ０に記憶されたデータｘｘ０とレジスタＲ６に記憶
されたデータｘｘ７との減算が実行され、減算結果ｘｐ
７がレジスタＲ１に記憶される。
【００６２】１０クロックサイクル目：乗算器ＭＰＹに
て、レジスタＲ１に記憶されているデータｘｐ７と、係
数Ａ４（＝２×ｃｏｓ（４×π／１６））との乗算が実
行され、その乗算結果ｘｑ４が、１１クロックサイクル
目の終了時にレジスタＲ３に記憶される。また、加減算
器ＡＳ２にて、レジスタＲ４に記憶されたデータｘｐ４
とレジスタＲ１に記憶されたデータｘｐ７との加算が実
行され、加算結果ｘｑ７がレジスタＲ５に記憶される。
また、加算器ＡＤＤにて、レジスタＲ８に記憶されたデ
ータｘｐ１とレジスタＲ６に記憶されたデータｘｐ２と
の加算が実行され、加算結果ｘｒ１がレジスタＲ９に記
憶される。また、減算器ＳＵＢにて、レジスタＲ８に記
憶されたデータｘｐ１とレジスタＲ６に記憶されたデー
タｘｐ２との減算が実行され、減算結果ｘｒ３がレジス
タＲ７に記憶される。
て、レジスタＲ１に記憶されているデータｘｐ７と、係
数Ａ４（＝２×ｃｏｓ（４×π／１６））との乗算が実
行され、その乗算結果ｘｑ４が、１１クロックサイクル
目の終了時にレジスタＲ３に記憶される。また、加減算
器ＡＳ２にて、レジスタＲ４に記憶されたデータｘｐ４
とレジスタＲ１に記憶されたデータｘｐ７との加算が実
行され、加算結果ｘｑ７がレジスタＲ５に記憶される。
また、加算器ＡＤＤにて、レジスタＲ８に記憶されたデ
ータｘｐ１とレジスタＲ６に記憶されたデータｘｐ２と
の加算が実行され、加算結果ｘｒ１がレジスタＲ９に記
憶される。また、減算器ＳＵＢにて、レジスタＲ８に記
憶されたデータｘｐ１とレジスタＲ６に記憶されたデー
タｘｐ２との減算が実行され、減算結果ｘｒ３がレジス
タＲ７に記憶される。
【００６３】１１クロックサイクル目：加算器ＡＤＤに
て、レジスタＲ８に記憶されたデータｘｐ０とレジスタ
Ｒ６に記憶されたデータｘｐ３との加算が実行され、加
算結果ｘｒ０がレジスタＲ９に記憶される。また、減算
器ＳＵＢにて、レジスタＲ８に記憶されたデータｘｐ０
とレジスタＲ６に記憶されたデータｘｐ３との減算が実
行され、減算結果ｘｒ２がレジスタＲ７に記憶される。
て、レジスタＲ８に記憶されたデータｘｐ０とレジスタ
Ｒ６に記憶されたデータｘｐ３との加算が実行され、加
算結果ｘｒ０がレジスタＲ９に記憶される。また、減算
器ＳＵＢにて、レジスタＲ８に記憶されたデータｘｐ０
とレジスタＲ６に記憶されたデータｘｐ３との減算が実
行され、減算結果ｘｒ２がレジスタＲ７に記憶される。
【００６４】１２クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｒ１とレジ
スタＲ９に記憶されたデータｘｒ０との加算が実行さ
れ、加算結果ｙｙ０がレジスタＲ１２に記憶される。乗
算器ＭＰＹにて、レジスタＲ７に記憶されているデータ
ｘｒ２と、係数Ａ４（＝２×ｃｏｓ（４×π／１６））
との乗算が実行され、その乗算結果ｘｓ２が、１３クロ
ックサイクル目の終了時にレジスタＲ９に記憶される。
また、加減算器ＡＳ２にて、レジスタＲ８に記憶された
データｘｒ３とレジスタＲ７に記憶されたデータｘｒ２
との加算が実行され、加算結果ｘｓ３がレジスタＲ９に
記憶される。また、加算器ＡＤＤにて、レジスタＲ４に
記憶されたデータｘｑ５とレジスタＲ６に記憶されたデ
ータｘｑ７との加算が実行され、加算結果ｘｒ５がレジ
スタＲ７に記憶される。また、減算器ＳＵＢにて、レジ
スタＲ４に記憶されたデータｘｑ５とレジスタＲ６に記
憶されたデータｘｑ７との減算が実行され、減算結果ｘ
ｒ７がレジスタＲ５に記憶される。
にて、レジスタＲ１０に記憶されたデータｘｒ１とレジ
スタＲ９に記憶されたデータｘｒ０との加算が実行さ
れ、加算結果ｙｙ０がレジスタＲ１２に記憶される。乗
算器ＭＰＹにて、レジスタＲ７に記憶されているデータ
ｘｒ２と、係数Ａ４（＝２×ｃｏｓ（４×π／１６））
との乗算が実行され、その乗算結果ｘｓ２が、１３クロ
ックサイクル目の終了時にレジスタＲ９に記憶される。
また、加減算器ＡＳ２にて、レジスタＲ８に記憶された
データｘｒ３とレジスタＲ７に記憶されたデータｘｒ２
との加算が実行され、加算結果ｘｓ３がレジスタＲ９に
記憶される。また、加算器ＡＤＤにて、レジスタＲ４に
記憶されたデータｘｑ５とレジスタＲ６に記憶されたデ
ータｘｑ７との加算が実行され、加算結果ｘｒ５がレジ
スタＲ７に記憶される。また、減算器ＳＵＢにて、レジ
スタＲ４に記憶されたデータｘｑ５とレジスタＲ６に記
憶されたデータｘｑ７との減算が実行され、減算結果ｘ
ｒ７がレジスタＲ５に記憶される。
【００６５】１３クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｒ０とレジ
スタＲ１１に記憶されたデータｘｒ１との減算が実行さ
れ、減算結果ｙｙ４がレジスタＲ１２に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ４に記憶されたデー
タｘｑ４とレジスタＲ６に記憶されたデータｘｑ６との
加算が実行され、加算結果ｘｒ４がレジスタＲ７に記憶
される。また、減算器ＳＵＢにて、レジスタＲ４に記憶
されたデータｘｑ４とレジスタＲ６に記憶されたデータ
ｘｑ６との減算が実行され、減算結果ｘｒ６がレジスタ
Ｒ５に記憶される。
にて、レジスタＲ１０に記憶されたデータｘｒ０とレジ
スタＲ１１に記憶されたデータｘｒ１との減算が実行さ
れ、減算結果ｙｙ４がレジスタＲ１２に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ４に記憶されたデー
タｘｑ４とレジスタＲ６に記憶されたデータｘｑ６との
加算が実行され、加算結果ｘｒ４がレジスタＲ７に記憶
される。また、減算器ＳＵＢにて、レジスタＲ４に記憶
されたデータｘｑ４とレジスタＲ６に記憶されたデータ
ｘｑ６との減算が実行され、減算結果ｘｒ６がレジスタ
Ｒ５に記憶される。
【００６６】１４クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｓ３とレジ
スタＲ９に記憶されたデータｘｓ２との加算が実行さ
れ、加算結果ｙｙ２がレジスタＲ１２に記憶される。乗
算器ＭＰＹにて、レジスタＲ７に記憶されているデータ
ｘｒ４と、係数Ａ２（＝２×ｃｏｓ（２×π／１６））
との乗算が実行され、その乗算結果ｘｓ４が、１５クロ
ックサイクル目の終了時にレジスタＲ９に記憶される。
また、加減算器ＡＳ２にて、レジスタＲ８に記憶された
データｘｒ５とレジスタＲ７に記憶されたデータｘｒ４
との加算が実行され、加算結果ｘｓ５がレジスタＲ９に
記憶される。
にて、レジスタＲ１０に記憶されたデータｘｓ３とレジ
スタＲ９に記憶されたデータｘｓ２との加算が実行さ
れ、加算結果ｙｙ２がレジスタＲ１２に記憶される。乗
算器ＭＰＹにて、レジスタＲ７に記憶されているデータ
ｘｒ４と、係数Ａ２（＝２×ｃｏｓ（２×π／１６））
との乗算が実行され、その乗算結果ｘｓ４が、１５クロ
ックサイクル目の終了時にレジスタＲ９に記憶される。
また、加減算器ＡＳ２にて、レジスタＲ８に記憶された
データｘｒ５とレジスタＲ７に記憶されたデータｘｒ４
との加算が実行され、加算結果ｘｓ５がレジスタＲ９に
記憶される。
【００６７】１５クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｓ２とレジ
スタＲ１１に記憶されたデータｘｓ３との減算が実行さ
れ、減算結果ｙｙ６がレジスタＲ１２に記憶される。
にて、レジスタＲ１０に記憶されたデータｘｓ２とレジ
スタＲ１１に記憶されたデータｘｓ３との減算が実行さ
れ、減算結果ｙｙ６がレジスタＲ１２に記憶される。
【００６８】１６クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｓ５とレジ
スタＲ９に記憶されたデータｘｓ４との加算が実行さ
れ、加算結果ｙｙ１がレジスタＲ１２に記憶される。乗
算器ＭＰＹにて、レジスタＲ７に記憶されているデータ
ｘｒ６と、係数Ａ６（＝２×ｃｏｓ（６×π／１６））
との乗算が実行され、その乗算結果ｘｓ６が、１７クロ
ックサイクル目の終了時にレジスタＲ９に記憶される。
また、加減算器ＡＳ２にて、レジスタＲ８に記憶された
データｘｒ７とレジスタＲ７に記憶されたデータｘｒ６
との加算が実行され、加算結果ｘｓ７がレジスタＲ９に
記憶される。
にて、レジスタＲ１０に記憶されたデータｘｓ５とレジ
スタＲ９に記憶されたデータｘｓ４との加算が実行さ
れ、加算結果ｙｙ１がレジスタＲ１２に記憶される。乗
算器ＭＰＹにて、レジスタＲ７に記憶されているデータ
ｘｒ６と、係数Ａ６（＝２×ｃｏｓ（６×π／１６））
との乗算が実行され、その乗算結果ｘｓ６が、１７クロ
ックサイクル目の終了時にレジスタＲ９に記憶される。
また、加減算器ＡＳ２にて、レジスタＲ８に記憶された
データｘｒ７とレジスタＲ７に記憶されたデータｘｒ６
との加算が実行され、加算結果ｘｓ７がレジスタＲ９に
記憶される。
【００６９】１７クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｓ４とレジ
スタＲ１１に記憶されたデータｘｓ５との減算が実行さ
れ、減算結果ｙｙ７がレジスタＲ１２に記憶される。
にて、レジスタＲ１０に記憶されたデータｘｓ４とレジ
スタＲ１１に記憶されたデータｘｓ５との減算が実行さ
れ、減算結果ｙｙ７がレジスタＲ１２に記憶される。
【００７０】１８クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｓ７とレジ
スタＲ９に記憶されたデータｘｓ６との加算が実行さ
れ、加算結果ｙｙ３がレジスタＲ１２に記憶される。
にて、レジスタＲ１０に記憶されたデータｘｓ７とレジ
スタＲ９に記憶されたデータｘｓ６との加算が実行さ
れ、加算結果ｙｙ３がレジスタＲ１２に記憶される。
【００７１】１９クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ１０に記憶されたデータｘｓ６とレジ
スタＲ１１に記憶されたデータｘｓ７との減算が実行さ
れ、減算結果ｙｙ５がレジスタＲ１２に記憶される。
にて、レジスタＲ１０に記憶されたデータｘｓ６とレジ
スタＲ１１に記憶されたデータｘｓ７との減算が実行さ
れ、減算結果ｙｙ５がレジスタＲ１２に記憶される。
【００７２】このように計算回路２では、図３および図
４に示すように、１３〜２０クロックサイクル目にかけ
て、データｙｙ０、ｙｙ４、ｙｙ２、ｙｙ６、ｙｙ１、
ｙｙ７、ｙｙ３およびｙｙ５が出力される。
４に示すように、１３〜２０クロックサイクル目にかけ
て、データｙｙ０、ｙｙ４、ｙｙ２、ｙｙ６、ｙｙ１、
ｙｙ７、ｙｙ３およびｙｙ５が出力される。
【００７３】上述したように計算回路２によれば、シリ
アルにデータを入出力するかたちでステップＳ１の計算
を実行することができる。
アルにデータを入出力するかたちでステップＳ１の計算
を実行することができる。
【００７４】計算回路６は、上述した図２に示す計算回
路２と同じ構成であり、制御回路６は、加減算器ＡＳ
１、ＡＳ２、加算器ＡＤＤ、減算器ＳＵＢおよび乗算器
ＭＰＹに対して、並換回路５からのデータを用いてステ
ップＳ２の計算が実行されるように、制御信号ＣＳ１〜
ＣＳ１２、演算指示信号ＣＳ２０〜ＣＳ２４、加算／減
算選択信号ＣＳ１３、ＣＳ１４および係数信号Ｓ１４を
出力する。
路２と同じ構成であり、制御回路６は、加減算器ＡＳ
１、ＡＳ２、加算器ＡＤＤ、減算器ＳＵＢおよび乗算器
ＭＰＹに対して、並換回路５からのデータを用いてステ
ップＳ２の計算が実行されるように、制御信号ＣＳ１〜
ＣＳ１２、演算指示信号ＣＳ２０〜ＣＳ２４、加算／減
算選択信号ＣＳ１３、ＣＳ１４および係数信号Ｓ１４を
出力する。
【００７５】乗算器８は、ステップＳ３の８×８行列
〔Ｚ〕の各要素Ｚｈｋを図５に示す乗算回路ＭＰＹの入
力端子Ｔ１にシリアルに入力し、各クロックサイクル毎
にステップＳ３を計算するための適切な値：（１／４）
×ａｉ×ａｊを乗算回路ＭＰＹの係数入力端子Ｔ２に入
力することにより、ステップＳ３の計算を実行し、計算
結果を出力端子からシリアルに出力する。
〔Ｚ〕の各要素Ｚｈｋを図５に示す乗算回路ＭＰＹの入
力端子Ｔ１にシリアルに入力し、各クロックサイクル毎
にステップＳ３を計算するための適切な値：（１／４）
×ａｉ×ａｊを乗算回路ＭＰＹの係数入力端子Ｔ２に入
力することにより、ステップＳ３の計算を実行し、計算
結果を出力端子からシリアルに出力する。
【００７６】上述したように本実施例の２次元８×８Ｄ
ＣＴ装置１では、計算回路２、並換回路５、計算回路６
および乗算器８は、それぞれシリアルにデータを入力
し、シリアルにデータを出力する。従って、２次元８×
８ＤＣＴ装置１では、従来の２次元８×８ＤＣＴ装置１
００のように合計２４個のレジスタを含むシリアル／パ
ラレル変換器およびパラレル／シリアル変換器を必要と
せず、Ｒ０〜Ｒ１２の１３個のレジスタを含む計算回路
２、６を用いることで、入力データをシリアルデータの
ままで処理することができ、レジスタ数を大幅に低減で
きると共に回路規模をさらに縮小することが可能とな
る。
ＣＴ装置１では、計算回路２、並換回路５、計算回路６
および乗算器８は、それぞれシリアルにデータを入力
し、シリアルにデータを出力する。従って、２次元８×
８ＤＣＴ装置１では、従来の２次元８×８ＤＣＴ装置１
００のように合計２４個のレジスタを含むシリアル／パ
ラレル変換器およびパラレル／シリアル変換器を必要と
せず、Ｒ０〜Ｒ１２の１３個のレジスタを含む計算回路
２、６を用いることで、入力データをシリアルデータの
ままで処理することができ、レジスタ数を大幅に低減で
きると共に回路規模をさらに縮小することが可能とな
る。
【００７７】第２実施例について説明する。本実施例で
は、前述した従来の２次元８×８ＩＤＣＴ装置１３０と
同様に下記式（４２）を下記ステップＳ１’〜Ｓ３’に
示す手順で実行する２次元８×８ＩＤＣＴ装置３０につ
いて説明する。
は、前述した従来の２次元８×８ＩＤＣＴ装置１３０と
同様に下記式（４２）を下記ステップＳ１’〜Ｓ３’に
示す手順で実行する２次元８×８ＩＤＣＴ装置３０につ
いて説明する。
【００７８】
【数４２】
【００７９】
【数４３】
【００８０】上記式（４２）における行列〔Ｇ〕は下記
式（４４）で表せる。
式（４４）で表せる。
【数４４】
【００８１】また、上記式（４２）における行列〔Ｆ〕
は下記式（４５）のように表せる。
は下記式（４５）のように表せる。
【００８２】
【数４５】
【００８３】さらに、上記式（４２）における行列〔Ｇ
t 〕および行列〔Ｆt 〕は、それぞれ行列〔Ｇ〕および
行列〔Ｆ〕の転置行列であり、それぞれ下記式（４６）
および（４７）で表せる。
t 〕および行列〔Ｆt 〕は、それぞれ行列〔Ｇ〕および
行列〔Ｆ〕の転置行列であり、それぞれ下記式（４６）
および（４７）で表せる。
【００８４】
【数４６】
【００８５】
【数４７】
【００８６】図６は、本実施例の２次元８×８ＩＤＣＴ
装置３０の構成図である。２次元８×８ＩＤＣＴ装置３
０は、乗算器３２、計算回路３４、並換回路３６および
計算回路３８で構成され、各構成要素はシリアルデータ
を入力し、シリアルデータを出力する。従って、２次元
８×８ＩＤＣＴ装置３０では、前述した従来の２次元８
×８ＩＤＣＴ装置１３０のように合計２４個のレジスタ
を含むシリアル／パラレル変換器およびパラレル／シリ
アル変換器を必要とせず、シリアルデータを各構成要素
において後述するようにそまま処理することができ、レ
ジスタ数を大幅に低減できると共に回路規模をさらに縮
小することが可能となる。
装置３０の構成図である。２次元８×８ＩＤＣＴ装置３
０は、乗算器３２、計算回路３４、並換回路３６および
計算回路３８で構成され、各構成要素はシリアルデータ
を入力し、シリアルデータを出力する。従って、２次元
８×８ＩＤＣＴ装置３０では、前述した従来の２次元８
×８ＩＤＣＴ装置１３０のように合計２４個のレジスタ
を含むシリアル／パラレル変換器およびパラレル／シリ
アル変換器を必要とせず、シリアルデータを各構成要素
において後述するようにそまま処理することができ、レ
ジスタ数を大幅に低減できると共に回路規模をさらに縮
小することが可能となる。
【００８７】乗算器３２は上記ステップＳ１’の計算を
実行する。計算回路３４は上記ステップＳ２’の計算を
実行する。並換回路３６および計算回路３８は上記ステ
ップＳ３’の計算を実行する。
実行する。計算回路３４は上記ステップＳ２’の計算を
実行する。並換回路３６および計算回路３８は上記ステ
ップＳ３’の計算を実行する。
【００８８】乗算器３２は、ステップＳ１’の８×８行
列〔Ｃ〕の各要素Ｃｈｋを図５に示す乗算回路ＭＰＹの
入力端子Ｔ１にシリアルに入力し、各クロックサイクル
毎にステップＳ１’を計算するための適切な値：（１／
４）×ａｉ×ａｊを乗算回路ＭＰＹの係数入力端子Ｔ２
に入力することにより、ステップＳ１’の計算を実行
し、計算結果を出力端子からシリアルに出力する。
列〔Ｃ〕の各要素Ｃｈｋを図５に示す乗算回路ＭＰＹの
入力端子Ｔ１にシリアルに入力し、各クロックサイクル
毎にステップＳ１’を計算するための適切な値：（１／
４）×ａｉ×ａｊを乗算回路ＭＰＹの係数入力端子Ｔ２
に入力することにより、ステップＳ１’の計算を実行
し、計算結果を出力端子からシリアルに出力する。
【００８９】計算回路３４は、前述した２次元８×８Ｄ
ＣＴ装置１の計算回路２と同一の構成であり、制御回路
６は、加減算器ＡＳ１、ＡＳ２、加算器ＡＤＤ、減算器
ＳＵＢおよび乗算器ＭＰＹに対して、乗算器３２からの
データを用いてステップＳ２’の計算が実行されるよう
に、制御信号ＣＳ１〜ＣＳ１２、演算指示信号ＣＳ２０
〜ＣＳ２４、加算／減算選択信号ＣＳ１３、ＣＳ１４お
よび係数信号Ｓ１４を出力する。
ＣＴ装置１の計算回路２と同一の構成であり、制御回路
６は、加減算器ＡＳ１、ＡＳ２、加算器ＡＤＤ、減算器
ＳＵＢおよび乗算器ＭＰＹに対して、乗算器３２からの
データを用いてステップＳ２’の計算が実行されるよう
に、制御信号ＣＳ１〜ＣＳ１２、演算指示信号ＣＳ２０
〜ＣＳ２４、加算／減算選択信号ＣＳ１３、ＣＳ１４お
よび係数信号Ｓ１４を出力する。
【００９０】計算回路３８は、前述した２次元８×８Ｄ
ＣＴ装置１の計算回路２と同一の構成であり、制御回路
６は、加減算器ＡＳ１、ＡＳ２、加算器ＡＤＤ、減算器
ＳＵＢおよび乗算器ＭＰＹに対して、並換回路３６から
のデータを用いてステップＳ３’の計算が実行されるよ
うに、制御信号ＣＳ１〜ＣＳ１２、演算指示信号ＣＳ２
０〜ＣＳ２４、加算／減算選択信号ＣＳ１３、ＣＳ１４
および係数信号Ｓ１４を出力する。
ＣＴ装置１の計算回路２と同一の構成であり、制御回路
６は、加減算器ＡＳ１、ＡＳ２、加算器ＡＤＤ、減算器
ＳＵＢおよび乗算器ＭＰＹに対して、並換回路３６から
のデータを用いてステップＳ３’の計算が実行されるよ
うに、制御信号ＣＳ１〜ＣＳ１２、演算指示信号ＣＳ２
０〜ＣＳ２４、加算／減算選択信号ＣＳ１３、ＣＳ１４
および係数信号Ｓ１４を出力する。
【００９１】以下、計算回路３８を用いてステップＳ
３’の計算を行う場合について説明する。図７は計算回
路３８を用いてステップＳ３’の計算を行う際のタイミ
ングチャートである。図８は図７の各クロックサイクル
における計算内容を説明するための図である。図７およ
び図８に示されるｙｙ０〜ｙｙ７、ｙｐ０〜ｙｐ７、ｙ
ｑ２〜ｙｑ７、ｙｒ０〜ｙｒ７、ｙｓ４〜ｙｓ７および
ｘｘ１〜ｘｘ７は、図１５に示されるものと同一であ
る。ここで、ｙｙ０〜ｙｙ７は、ステップＳ２’におい
て計算された行列〔Ｑ〕を並換回路３６にて列と行とを
並べ替えた行列における、行方向の構成要素で構成され
るベクトルであり、ｘｘ０〜ｘｘ７はステップＳ３’に
おいて生成される実空間の行列〔Ｘ〕の行方向の構成要
素で構成されるベクトルである。
３’の計算を行う場合について説明する。図７は計算回
路３８を用いてステップＳ３’の計算を行う際のタイミ
ングチャートである。図８は図７の各クロックサイクル
における計算内容を説明するための図である。図７およ
び図８に示されるｙｙ０〜ｙｙ７、ｙｐ０〜ｙｐ７、ｙ
ｑ２〜ｙｑ７、ｙｒ０〜ｙｒ７、ｙｓ４〜ｙｓ７および
ｘｘ１〜ｘｘ７は、図１５に示されるものと同一であ
る。ここで、ｙｙ０〜ｙｙ７は、ステップＳ２’におい
て計算された行列〔Ｑ〕を並換回路３６にて列と行とを
並べ替えた行列における、行方向の構成要素で構成され
るベクトルであり、ｘｘ０〜ｘｘ７はステップＳ３’に
おいて生成される実空間の行列〔Ｘ〕の行方向の構成要
素で構成されるベクトルである。
【００９２】１〜８クロックサイクル目：行列データ
〔Ｙ〕が並換回路８の８要素が、ｙｙ３、ｙｙ５、ｙｙ
１、ｙｙ７、ｙｙ２、ｙｙ６、ｙｙ０、ｙｙ４の順に、
入力端子から入力され、順次、後段のレジスタに出力さ
れる。
〔Ｙ〕が並換回路８の８要素が、ｙｙ３、ｙｙ５、ｙｙ
１、ｙｙ７、ｙｙ２、ｙｙ６、ｙｙ０、ｙｙ４の順に、
入力端子から入力され、順次、後段のレジスタに出力さ
れる。
【００９３】３クロックサイクル目：加減算器ＡＳ１に
て、レジスタＲ０に記憶されたデータｙｙ５と、レジス
タＲ１に記憶されたデータｙｙ３との加算が実行され、
加算結果ｙｐ６がレジスタＲ３に記憶される。
て、レジスタＲ０に記憶されたデータｙｙ５と、レジス
タＲ１に記憶されたデータｙｙ３との加算が実行され、
加算結果ｙｐ６がレジスタＲ３に記憶される。
【００９４】４クロックサイクル目：加減算器ＡＳ１に
て、レジスタＲ２に記憶されたデータｙｙ３と、レジス
タＲ１に記憶されたデータｙｙ５との減算が実行され、
減算結果ｙｐ７がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ３に記憶されたデータｙｐ
６と、係数信号Ｓ１５に示される係数ＡＡ６（＝１／
｛２×ｃｏｓ（６×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｑ６が５クロックサイクル目の終了時に
レジスタＲ５に記憶される。
て、レジスタＲ２に記憶されたデータｙｙ３と、レジス
タＲ１に記憶されたデータｙｙ５との減算が実行され、
減算結果ｙｐ７がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ３に記憶されたデータｙｐ
６と、係数信号Ｓ１５に示される係数ＡＡ６（＝１／
｛２×ｃｏｓ（６×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｑ６が５クロックサイクル目の終了時に
レジスタＲ５に記憶される。
【００９５】５クロックサイクル目：加減算器ＡＳ１に
て、レジスタＲ０に記憶されたデータｙｙ７と、レジス
タＲ１に記憶されたデータｙｙ１との加算が実行され、
加算結果ｙｐ４がレジスタＲ３に記憶される。
て、レジスタＲ０に記憶されたデータｙｙ７と、レジス
タＲ１に記憶されたデータｙｙ１との加算が実行され、
加算結果ｙｐ４がレジスタＲ３に記憶される。
【００９６】６クロックサイクル目：加減算器ＡＳ１に
て、レジスタＲ２に記憶されたデータｙｙ１と、レジス
タＲ１に記憶されたデータｙｙ７との減算が実行され、
減算結果ｙｐ５がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ３に記憶されたデータｙｐ
４と、係数信号Ｓ１５に示される係数ＡＡ２（＝１／
｛２×ｃｏｓ（２×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｑ４が７クロックサイクル目の終了時に
レジスタＲ５に記憶される。また、加減算器ＡＳ２に
て、レジスタＲ４に記憶されたデータｙｐ７と、レジス
タＲ５に記憶されたデータｙｑ６との減算が実行され、
減算結果ｙｑ７がレジスタＲ５に記憶される。
て、レジスタＲ２に記憶されたデータｙｙ１と、レジス
タＲ１に記憶されたデータｙｙ７との減算が実行され、
減算結果ｙｐ５がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ３に記憶されたデータｙｐ
４と、係数信号Ｓ１５に示される係数ＡＡ２（＝１／
｛２×ｃｏｓ（２×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｑ４が７クロックサイクル目の終了時に
レジスタＲ５に記憶される。また、加減算器ＡＳ２に
て、レジスタＲ４に記憶されたデータｙｐ７と、レジス
タＲ５に記憶されたデータｙｑ６との減算が実行され、
減算結果ｙｑ７がレジスタＲ５に記憶される。
【００９７】７クロックサイクル目：加減算器ＡＳ１に
て、レジスタＲ０に記憶されたデータｙｙ６と、レジス
タＲ１に記憶されたデータｙｙ２との加算が実行され、
加算結果ｙｐ２がレジスタＲ３に記憶される。
て、レジスタＲ０に記憶されたデータｙｙ６と、レジス
タＲ１に記憶されたデータｙｙ２との加算が実行され、
加算結果ｙｐ２がレジスタＲ３に記憶される。
【００９８】８クロックサイクル目：加減算器ＡＳ１に
て、レジスタＲ２に記憶されたデータｙｙ２と、レジス
タＲ１に記憶されたデータｙｙ６との減算が実行され、
減算結果ｙｐ３がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ３に記憶されたデータｙｐ
２と、係数信号Ｓ１５に示される係数ＡＡ４（＝１／
｛２×ｃｏｓ（４×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｑ２が９クロックサイクル目の終了時に
レジスタＲ５に記憶される。また、加減算器ＡＳ２に
て、レジスタＲ４に記憶されたデータｙｐ５と、レジス
タＲ５に記憶されたデータｙｑ４との減算が実行され、
減算結果ｙｑ５がレジスタＲ５に記憶される。また、加
算器ＡＤＤにて、レジスタＲ５に記憶されたデータｙｑ
４と、レジスタＲ７に記憶されたデータｙｑ６との加算
が実行され、加算結果ｙｒ４がレジスタＲ８に記憶され
る。さらに、減算器ＳＵＢにて、レジスタＲ５に記憶さ
れたデータｙｑ４と、レジスタＲ７に記憶されたデータ
ｙｑ６との減算が実行され、減算結果ｙｒ６がレジスタ
Ｒ６に記憶される。
て、レジスタＲ２に記憶されたデータｙｙ２と、レジス
タＲ１に記憶されたデータｙｙ６との減算が実行され、
減算結果ｙｐ３がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ３に記憶されたデータｙｐ
２と、係数信号Ｓ１５に示される係数ＡＡ４（＝１／
｛２×ｃｏｓ（４×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｑ２が９クロックサイクル目の終了時に
レジスタＲ５に記憶される。また、加減算器ＡＳ２に
て、レジスタＲ４に記憶されたデータｙｐ５と、レジス
タＲ５に記憶されたデータｙｑ４との減算が実行され、
減算結果ｙｑ５がレジスタＲ５に記憶される。また、加
算器ＡＤＤにて、レジスタＲ５に記憶されたデータｙｑ
４と、レジスタＲ７に記憶されたデータｙｑ６との加算
が実行され、加算結果ｙｒ４がレジスタＲ８に記憶され
る。さらに、減算器ＳＵＢにて、レジスタＲ５に記憶さ
れたデータｙｑ４と、レジスタＲ７に記憶されたデータ
ｙｑ６との減算が実行され、減算結果ｙｒ６がレジスタ
Ｒ６に記憶される。
【００９９】９クロックサイクル目：加減算器ＡＳ１に
て、レジスタＲ０に記憶されたデータｙｙ４と、レジス
タＲ１に記憶されたデータｙｙ０との加算が実行され、
加算結果ｙｐ０がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ８に記憶されたデータｙｒ
４と、係数信号Ｓ１５に示される係数ＡＡ４（＝１／
｛２×ｃｏｓ（４×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｓ４が１０クロックサイクル目の終了時
にレジスタＲ１０に記憶される。また、加算器ＡＤＤに
て、レジスタＲ５に記憶されたデータｙｑ５と、レジス
タＲ７に記憶されたデータｙｑ７との加算が実行され、
加算結果ｙｒ５がレジスタＲ８に記憶される。さらに、
減算器ＳＵＢにて、レジスタＲ５に記憶されたデータｙ
ｑ５と、レジスタＲ７に記憶されたデータｙｑ７との減
算が実行され、減算結果ｙｒ７がレジスタＲ６に記憶さ
れる。
て、レジスタＲ０に記憶されたデータｙｙ４と、レジス
タＲ１に記憶されたデータｙｙ０との加算が実行され、
加算結果ｙｐ０がレジスタＲ３に記憶される。また、乗
算器ＭＰＹにて、レジスタＲ８に記憶されたデータｙｒ
４と、係数信号Ｓ１５に示される係数ＡＡ４（＝１／
｛２×ｃｏｓ（４×π／１６）｝）との乗算が実行さ
れ、乗算結果ｙｓ４が１０クロックサイクル目の終了時
にレジスタＲ１０に記憶される。また、加算器ＡＤＤに
て、レジスタＲ５に記憶されたデータｙｑ５と、レジス
タＲ７に記憶されたデータｙｑ７との加算が実行され、
加算結果ｙｒ５がレジスタＲ８に記憶される。さらに、
減算器ＳＵＢにて、レジスタＲ５に記憶されたデータｙ
ｑ５と、レジスタＲ７に記憶されたデータｙｑ７との減
算が実行され、減算結果ｙｒ７がレジスタＲ６に記憶さ
れる。
【０１００】１０クロックサイクル目：加減算器ＡＳ１
にて、レジスタＲ２に記憶されたデータｙｙ０と、レジ
スタＲ１に記憶されたデータｙｙ４との減算が実行さ
れ、減算結果ｙｐ１がレジスタＲ３に記憶される。ま
た、乗算器ＭＰＹにて、レジスタＲ８に記憶されたデー
タｙｒ５と、係数信号Ｓ１５に示される係数ＡＡ４（＝
１／｛２×ｃｏｓ（４×π／１６）｝）との乗算が実行
され、乗算結果ｙｓ４が１１クロックサイクル目の終了
時にレジスタＲ１０に記憶される。また、加減算器ＡＳ
２にて、レジスタＲ４に記憶されたデータｙｐ３と、レ
ジスタＲ５に記憶されたデータｙｑ２との減算が実行さ
れ、減算結果ｙｑ３がレジスタＲ５に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ３に記憶されたデー
タｙｐ０と、レジスタＲ５に記憶されたデータｙｑ２と
の加算が実行され、加算結果ｙｒ０がレジスタＲ４に記
憶される。さらに、減算器ＳＵＢにて、レジスタＲ３に
記憶されたデータｙｐ０と、レジスタＲ５に記憶された
データｙｑ２との減算が実行され、減算結果ｙｒ２がレ
ジスタＲ６に記憶される。
にて、レジスタＲ２に記憶されたデータｙｙ０と、レジ
スタＲ１に記憶されたデータｙｙ４との減算が実行さ
れ、減算結果ｙｐ１がレジスタＲ３に記憶される。ま
た、乗算器ＭＰＹにて、レジスタＲ８に記憶されたデー
タｙｒ５と、係数信号Ｓ１５に示される係数ＡＡ４（＝
１／｛２×ｃｏｓ（４×π／１６）｝）との乗算が実行
され、乗算結果ｙｓ４が１１クロックサイクル目の終了
時にレジスタＲ１０に記憶される。また、加減算器ＡＳ
２にて、レジスタＲ４に記憶されたデータｙｐ３と、レ
ジスタＲ５に記憶されたデータｙｑ２との減算が実行さ
れ、減算結果ｙｑ３がレジスタＲ５に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ３に記憶されたデー
タｙｐ０と、レジスタＲ５に記憶されたデータｙｑ２と
の加算が実行され、加算結果ｙｒ０がレジスタＲ４に記
憶される。さらに、減算器ＳＵＢにて、レジスタＲ３に
記憶されたデータｙｐ０と、レジスタＲ５に記憶された
データｙｑ２との減算が実行され、減算結果ｙｒ２がレ
ジスタＲ６に記憶される。
【０１０１】１１クロックサイクル目：加減算器ＡＳ２
にて、レジスタＲ７に記憶されたデータｙｒ７と、レジ
スタＲ１０に記憶されたデータｙｓ４との減算が実行さ
れ、減算結果ｙｓ７がレジスタＲ８に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ３に記憶されたデー
タｙｐ１と、レジスタＲ５に記憶されたデータｙｑ３と
の加算が実行され、加算結果ｙｒ１がレジスタＲ４に記
憶される。さらに、減算器ＳＵＢにて、レジスタＲ３に
記憶されたデータｙｐ１と、レジスタＲ５に記憶された
データｙｑ３との減算が実行され、減算結果ｙｒ３がレ
ジスタＲ６に記憶される。
にて、レジスタＲ７に記憶されたデータｙｒ７と、レジ
スタＲ１０に記憶されたデータｙｓ４との減算が実行さ
れ、減算結果ｙｓ７がレジスタＲ８に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ３に記憶されたデー
タｙｐ１と、レジスタＲ５に記憶されたデータｙｑ３と
の加算が実行され、加算結果ｙｒ１がレジスタＲ４に記
憶される。さらに、減算器ＳＵＢにて、レジスタＲ３に
記憶されたデータｙｐ１と、レジスタＲ５に記憶された
データｙｑ３との減算が実行され、減算結果ｙｒ３がレ
ジスタＲ６に記憶される。
【０１０２】１２クロックサイクル目：加減算器ＡＳ２
にて、レジスタＲ９に記憶されたデータｙｒ６と、レジ
スタＲ１０に記憶されたデータｙｓ５との減算が実行さ
れ、減算結果ｙｓ６がレジスタＲ１０に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ５に記憶されたデー
タｙｒ０と、レジスタＲ１１に記憶されたデータｙｓ４
との加算が実行され、加算結果ｘｘ０がレジスタＲ１２
に記憶される。さらに、減算器ＳＵＢにて、レジスタＲ
５に記憶されたデータｙｒ０と、レジスタＲ１１に記憶
されたデータｙｓ４との減算が実行され、減算結果ｙｘ
７がレジスタＲ６に記憶される。
にて、レジスタＲ９に記憶されたデータｙｒ６と、レジ
スタＲ１０に記憶されたデータｙｓ５との減算が実行さ
れ、減算結果ｙｓ６がレジスタＲ１０に記憶される。ま
た、加算器ＡＤＤにて、レジスタＲ５に記憶されたデー
タｙｒ０と、レジスタＲ１１に記憶されたデータｙｓ４
との加算が実行され、加算結果ｘｘ０がレジスタＲ１２
に記憶される。さらに、減算器ＳＵＢにて、レジスタＲ
５に記憶されたデータｙｒ０と、レジスタＲ１１に記憶
されたデータｙｓ４との減算が実行され、減算結果ｙｘ
７がレジスタＲ６に記憶される。
【０１０３】１３クロックサイクル目：加算器ＡＤＤに
て、レジスタＲ５に記憶されたデータｙｒ１と、レジス
タＲ１１に記憶されたデータｙｓ５との加算が実行さ
れ、加算結果ｘｘ１がレジスタＲ１２に記憶される。ま
た、減算器ＳＵＢにて、レジスタＲ５に記憶されたデー
タｙｒ１と、レジスタＲ１１に記憶されたデータｙｓ５
との減算が実行され、減算結果ｙｘ６がレジスタＲ６に
記憶される。
て、レジスタＲ５に記憶されたデータｙｒ１と、レジス
タＲ１１に記憶されたデータｙｓ５との加算が実行さ
れ、加算結果ｘｘ１がレジスタＲ１２に記憶される。ま
た、減算器ＳＵＢにて、レジスタＲ５に記憶されたデー
タｙｒ１と、レジスタＲ１１に記憶されたデータｙｓ５
との減算が実行され、減算結果ｙｘ６がレジスタＲ６に
記憶される。
【０１０４】１４クロックサイクル目：加算器ＡＤＤに
て、レジスタＲ８に記憶されたデータｙｒ３と、レジス
タＲ１１に記憶されたデータｙｓ６との加算が実行さ
れ、加算結果ｘｘ２がレジスタＲ１２に記憶される。ま
た、減算器ＳＵＢにて、レジスタＲ８に記憶されたデー
タｙｒ３と、レジスタＲ１１に記憶されたデータｙｓ６
との減算が実行され、減算結果ｘｘ５がレジスタＲ９に
記憶される。
て、レジスタＲ８に記憶されたデータｙｒ３と、レジス
タＲ１１に記憶されたデータｙｓ６との加算が実行さ
れ、加算結果ｘｘ２がレジスタＲ１２に記憶される。ま
た、減算器ＳＵＢにて、レジスタＲ８に記憶されたデー
タｙｒ３と、レジスタＲ１１に記憶されたデータｙｓ６
との減算が実行され、減算結果ｘｘ５がレジスタＲ９に
記憶される。
【０１０５】１５クロックサイクル目：加算器ＡＤＤに
て、レジスタＲ１０に記憶されたデータｙｒ２と、レジ
スタＲ１１に記憶されたデータｙｓ７との加算が実行さ
れ、加算結果ｘｘ３がレジスタＲ１２に記憶される。ま
た、減算器ＳＵＢにて、レジスタＲ１０に記憶されたデ
ータｙｒ２と、レジスタＲ１１に記憶されたデータｙｓ
７との減算が実行され、減算結果ｘｘ４がレジスタＲ１
１に記憶される。
て、レジスタＲ１０に記憶されたデータｙｒ２と、レジ
スタＲ１１に記憶されたデータｙｓ７との加算が実行さ
れ、加算結果ｘｘ３がレジスタＲ１２に記憶される。ま
た、減算器ＳＵＢにて、レジスタＲ１０に記憶されたデ
ータｙｒ２と、レジスタＲ１１に記憶されたデータｙｓ
７との減算が実行され、減算結果ｘｘ４がレジスタＲ１
１に記憶される。
【０１０６】このように計算回路３８では、図７および
図８に示すように、１３〜２０クロックサイクル目にか
けて、データｘｘ０、ｘｘ１、ｘｘ２、ｘｘ３、ｘｘ
４、ｘｘ５、ｘｘ７およびｘｘ６が出力される。
図８に示すように、１３〜２０クロックサイクル目にか
けて、データｘｘ０、ｘｘ１、ｘｘ２、ｘｘ３、ｘｘ
４、ｘｘ５、ｘｘ７およびｘｘ６が出力される。
【０１０７】上述したように本実施例の２次元８×８Ｉ
ＤＣＴ装置３０では、乗算器３２、計算回路３４、並換
回路３６および計算回路３８は、それぞれデータをシリ
アルに入力し、データをシリアルに出力する。従って、
２次元８×８ＩＤＣＴ装置３０では、従来の２次元８×
８ＩＤＣＴ装置１３０のように合計２４個のレジスタを
含むシリアル／パラレル変換器およびパラレル／シリア
ル変換器を必要とせず、Ｒ０〜Ｒ１２の１３個のレジス
タを含む計算回路３４、３８を用いることで、入力デー
タをシリアルデータのままで処理することができ、レジ
スタ数を大幅に低減できると共に回路規模をさらに縮小
することが可能となる。
ＤＣＴ装置３０では、乗算器３２、計算回路３４、並換
回路３６および計算回路３８は、それぞれデータをシリ
アルに入力し、データをシリアルに出力する。従って、
２次元８×８ＩＤＣＴ装置３０では、従来の２次元８×
８ＩＤＣＴ装置１３０のように合計２４個のレジスタを
含むシリアル／パラレル変換器およびパラレル／シリア
ル変換器を必要とせず、Ｒ０〜Ｒ１２の１３個のレジス
タを含む計算回路３４、３８を用いることで、入力デー
タをシリアルデータのままで処理することができ、レジ
スタ数を大幅に低減できると共に回路規模をさらに縮小
することが可能となる。
【０１０８】第３実施例について説明する。本実施例で
は、直列的に複数のレジスタが接続されて構成されるパ
イプラインレジスタを、データが順次、後段のレジスタ
に転送されていく過程において、所定の演算器による計
算が実行されるディジタル信号処理装置の一般形である
ディジタル信号処理装置５０について説明する。
は、直列的に複数のレジスタが接続されて構成されるパ
イプラインレジスタを、データが順次、後段のレジスタ
に転送されていく過程において、所定の演算器による計
算が実行されるディジタル信号処理装置の一般形である
ディジタル信号処理装置５０について説明する。
【０１０９】図９は、ディジタル信号処理装置５０の構
成図である。図９に示すように、ディジタル信号処理装
置５０は、パイプラインレジスタ５２、バス６２および
演算器５４、５６、５８、６０で構成される。パイプラ
インレジスタ５２は、上述した図２に示すようなレジス
タとセレクタと組み合わせて構成され、各レジスタとバ
ス６２とが接続され、入力端子からシリアルに入力され
たデータが順次、後段のレジスタに転送され、この転送
されたデータは最終的に出力端子からシリアルに出力さ
れる。
成図である。図９に示すように、ディジタル信号処理装
置５０は、パイプラインレジスタ５２、バス６２および
演算器５４、５６、５８、６０で構成される。パイプラ
インレジスタ５２は、上述した図２に示すようなレジス
タとセレクタと組み合わせて構成され、各レジスタとバ
ス６２とが接続され、入力端子からシリアルに入力され
たデータが順次、後段のレジスタに転送され、この転送
されたデータは最終的に出力端子からシリアルに出力さ
れる。
【０１１０】バス６２には、演算器５４〜６０が接続さ
れ、図示せぬ制御回路からの制御信号に基づいて、パイ
プラインレジスタ５２を構成する各レジスタからのデー
タがバス６２を介して、所定の演算器５４〜６０に供給
され計算が実行される。そして、演算器５４〜６０の計
算結果は、図示せぬ制御回路からの制御信号に基づい
て、パイプラインレジスタ５２の所定のレジスタに出力
される。ディジタル信号処理装置５０において、上述し
た２次元８×８ＤＣＴ装置１と同様に、入力端子からシ
リアルに入力されるデータを用いて所定の計算を実行
し、その計算結果が出力端子からシリアルに出力される
ように、図示せぬ制御回路から所定の制御信号がパイプ
ラインレジスタ５２および演算器５４〜６０に出力され
る。
れ、図示せぬ制御回路からの制御信号に基づいて、パイ
プラインレジスタ５２を構成する各レジスタからのデー
タがバス６２を介して、所定の演算器５４〜６０に供給
され計算が実行される。そして、演算器５４〜６０の計
算結果は、図示せぬ制御回路からの制御信号に基づい
て、パイプラインレジスタ５２の所定のレジスタに出力
される。ディジタル信号処理装置５０において、上述し
た２次元８×８ＤＣＴ装置１と同様に、入力端子からシ
リアルに入力されるデータを用いて所定の計算を実行
し、その計算結果が出力端子からシリアルに出力される
ように、図示せぬ制御回路から所定の制御信号がパイプ
ラインレジスタ５２および演算器５４〜６０に出力され
る。
【０１１１】本実施例のディジタル信号処理装置５０に
よれば、シリアルデータを、多数のレジスタを含むシリ
アル／パラレル変換器およびパラレル／シリアル変換器
を用いることなく、そのまま処理し、処理されたデータ
をシリアルデータとして出力することができるため、レ
ジスタ数を削減することができ、回路規模を縮小するこ
とが可能となる。
よれば、シリアルデータを、多数のレジスタを含むシリ
アル／パラレル変換器およびパラレル／シリアル変換器
を用いることなく、そのまま処理し、処理されたデータ
をシリアルデータとして出力することができるため、レ
ジスタ数を削減することができ、回路規模を縮小するこ
とが可能となる。
【０１１２】
【発明の効果】本発明の２次元離散コサイン変換装置、
２次元逆離散コサイン変換装置およびディジタル信号処
理装置によれば、入力データおよび出力データとしてシ
リアルデータを用いる場合にも、多数のレジスタを必要
とするシリアル／パラレル変換器およびパラレル／シリ
アル変換器を必要とせず、レジスタ数を削減することが
できる。また、２次元離散コサイン変換装置、２次元逆
離散コサイン変換装置およびディジタル信号処理装置に
よれば、レジスタ数を削減することができる結果、装置
の規模を縮小することが可能となる。
２次元逆離散コサイン変換装置およびディジタル信号処
理装置によれば、入力データおよび出力データとしてシ
リアルデータを用いる場合にも、多数のレジスタを必要
とするシリアル／パラレル変換器およびパラレル／シリ
アル変換器を必要とせず、レジスタ数を削減することが
できる。また、２次元離散コサイン変換装置、２次元逆
離散コサイン変換装置およびディジタル信号処理装置に
よれば、レジスタ数を削減することができる結果、装置
の規模を縮小することが可能となる。
【図１】本発明の第１実施例に係わる２次元離散コサイ
ン変換装置の構成図である。
ン変換装置の構成図である。
【図２】図１に示す計算回路の構成図である。
【図３】図２に示す計算回路のタイミングチャートであ
る。
る。
【図４】図２に示す計算回路の各構成要素における各ク
ロックサイクル毎の計算内容を説明するための図であ
る。
ロックサイクル毎の計算内容を説明するための図であ
る。
【図５】図２に示す計算回路の除算器を説明するための
図である。
図である。
【図６】本発明の第２実施例に係わる２次元逆離散コサ
イン変換装置の構成図である。
イン変換装置の構成図である。
【図７】第２実施例における図２に示す計算回路のタイ
ミングチャートである。
ミングチャートである。
【図８】第２実施例における図２に示す計算回路の各構
成要素における各クロックサイクル毎の計算内容を説明
するための図である。
成要素における各クロックサイクル毎の計算内容を説明
するための図である。
【図９】本発明の第３実施例に係わるディジタル信号処
理装置の構成図である。
理装置の構成図である。
【図１０】従来の２次元８×８ＤＣＴ装置の構成図であ
る。
る。
【図１１】図１０に示す計算回路の構成図である。
【図１２】図１０に示すシリアル／パラレル変換器の構
成図である。
成図である。
【図１３】図１０に示すパラレル／シリアル変換器の構
成図である。
成図である。
【図１４】従来の２次元８×８ＩＤＣＴ装置の構成図で
ある。
ある。
【図１５】図１４に示す計算回路の構成図である。
１、１００・・・２次元８×８ＤＣＴ装置 ２、６、３４、３８、１２２、１２４、１３３、１３５
・・・計算回路 ４、６２・・・バス ５、３６、１２３、１３４・・・並換回路 ６・・・制御回路 ８、３２、１２６、１３１・・・乗算器 ５２・・・パイプラインレジスタ ５４、５６、５８、６０・・・演算器 １２１・・・シリアル／パラレル変換器 １２５・・・パラレル／シリアル変換器 Ｒ０〜Ｒ１１、Ｒｅｇ０〜Ｒｅｇ１５・・・レジスタ Ｈｏｌｄ０〜Ｈｏｌｄ７・・・ホードル回路 Ｓ１〜Ｓ１２、Ｓｅｌ１０〜Ｓｅｌ１７・・・セレクタ ＡＳ１、ＡＳ２・・・加減算器 ＡＤＤ・・・加算器 ＳＵＢ・・・減算器 ＭＰＹ・・・乗算器
・・・計算回路 ４、６２・・・バス ５、３６、１２３、１３４・・・並換回路 ６・・・制御回路 ８、３２、１２６、１３１・・・乗算器 ５２・・・パイプラインレジスタ ５４、５６、５８、６０・・・演算器 １２１・・・シリアル／パラレル変換器 １２５・・・パラレル／シリアル変換器 Ｒ０〜Ｒ１１、Ｒｅｇ０〜Ｒｅｇ１５・・・レジスタ Ｈｏｌｄ０〜Ｈｏｌｄ７・・・ホードル回路 Ｓ１〜Ｓ１２、Ｓｅｌ１０〜Ｓｅｌ１７・・・セレクタ ＡＳ１、ＡＳ２・・・加減算器 ＡＤＤ・・・加算器 ＳＵＢ・・・減算器 ＭＰＹ・・・乗算器
Claims (10)
- 【請求項１】入力行列に対して、少なくとも１の対角成
分が無理数であり他の各成分が「０」である第１の行列
と、各成分が無理数、「＋１」あるいは「−１」のいず
れかである第２の行列とに行列分解できる第１の係数行
列を左側から、 前記第２の行列の転置行列である第３の行列と、前記第
１の行列の転置行列である第４の行列とに行列分解でき
る前記第１の係数行列の転置行列である第２の係数行列
を右側からそれぞれ乗算し、その乗算結果である出力行
列の各成分を出力する行列データ乗算装置であって、 前記第２の行列と前記入力行列との乗算に相当する所定
の計算を行う第１の計算回路と、 該第１の計算回路の乗算結果と前記第３の行列との乗算
に相当する所定の計算を行う第２の計算回路と、 該第２の計算回路の乗算結果に対して、左側から前記第
１の行列を乗算し右側から前記第４の行列を乗算する計
算に相当する所定の計算を行う乗算器とを有し、 前記第１の計算回路および前記第２の計算回路は、 直列的に接続された複数の記憶素子と、 該記憶素子から供給されるデータを用いて所定の計算を
行い、計算結果を所定の前記記憶素子に出力する単数ま
たは複数の演算器とを有し、 第１段の前記記憶素子からデータをシリアルに入力し、
該入力したデータをパイプライン方式で順次、後段の記
憶素子に転送し、該転送過程において前記演算器による
前記計算を行い、最終段の前記記憶素子から計算結果を
示すデータをシリアルに出力する２次元離散コサイン変
換装置。 - 【請求項２】前記第１の計算回路の計算結果の列と行と
を並べ換える並換回路を前記第１の計算回路と前記第２
の計算回路との間に設けたことを特徴とする請求項１記
載の２次元離散コサイン変換装置。 - 【請求項３】前記第１の計算回路および前記第２の計算
回路は、それぞれ、２個の加減算器、加算器、減算器お
よび乗算器を有することを特徴とする請求項１記載の２
次元離散コサイン変換装置。 - 【請求項４】入力行列に対して、少なくとも１の対角成
分が無理数であり他の各成分が「０」である第１の行列
と、各成分が無理数、「＋１」あるいは「−１」のいず
れかである第２の行列とに行列分解できる第１の係数行
列を右側から、 前記第２の行列の転置行列である第３の行列と、前記第
１の行列の転置行列である第４の行列とに行列分解でき
る前記第１の係数行列の転置行列である第２の係数行列
を左側からそれぞれ乗算し、その乗算結果である出力行
列の各成分を出力する行列データ乗算装置であって、 前記入力行列に対して、左側から前記第４の行列を乗算
し右側から前記第１の行列を乗算する計算に相当する計
算を行う乗算器と該乗算器と前記第２の行列の乗算に相
当する計算を行う第１の計算回路と、 前記第３の行列と前記第１の計算回路の前記乗算結果と
の乗算に相当する計算を行う第２の計算回路と、 を有し、 前記第１の計算回路および前記第２の計算回路は、 直列的に接続された複数の記憶素子と、 該記憶素子から供給されるデータを用いて所定の計算を
行い、計算結果を所定の前記記憶素子に出力する単数ま
たは複数の演算器とを有し、 第１段の前記記憶素子からデータをシリアルに入力し、
該入力したデータをパイプライン方式で順次、後段の記
憶素子に転送し、該転送過程において前記演算器による
前記計算を行い、最終段の前記記憶素子から計算結果を
示すデータをシリアルに出力する２次元逆離散コサイン
変換装置。 - 【請求項５】前記第１の計算回路の計算結果の列と行と
を並べ換える並換回路を前記第１の計算回路と前記第２
の計算回路との間に設けたことを特徴とする請求項２記
載の２次元逆離散コサイン変換装置。 - 【請求項６】前記第１の計算回路および前記第２の計算
回路は、それぞれ、２個の加減算器、加算器、減算器お
よび乗算器を有することを特徴とする請求項２記載の２
次元逆離散コサイン変換装置。 - 【請求項７】直列的に接続された複数の記憶素子と、 該記憶素子から供給されるデータを用いて所定の計算を
行い、計算結果を所定の前記記憶素子に出力する単数ま
たは複数の演算器とを有し、 第１段の前記記憶素子からデータをシリアルに入力し、
該入力したデータをパイプライン方式で順次、後段の記
憶素子に転送し、該転送過程において前記演算器による
前記計算を行い、最終段の前記記憶素子から計算結果を
示すデータをシリアルに出力することを特徴とするディ
ジタル信号処理装置。 - 【請求項８】前記所定の計算は、離散コサイン変換また
は逆離散コサイン変換であることを特徴とする請求項７
記載のディジタル信号処理装置。 - 【請求項９】８×８の実空間の画像行列データ〔Ｘ〕を
８×８の周波数空間の行列データ〔Ｃ〕に２次元離散コ
サイン変換する下記２次元離散コサイン変換式（１） 【数１】 における、 〔Ｗ〕が下記行列式（２）で定義され、 【数２】 〔Ｍ〕が下記行列式（３）で定義され、 【数３】 〔Ｗ〕の転置行列である〔Ｗt 〕が下記行列式（４）で
定義され、 【数４】 〔Ｍ〕の転置行列である〔Ｍt 〕が下記行列式（５）で
定義されるとき、 【数５】 上記２次元離散コサイン変換式（１）の計算を、 第１ステップにおいて、画像データ〔Ｘ〕の要素をシリ
アルにパイプライン方式で順次、後段の記憶素子に転送
して、該転送過程において下記式（６）に相当する計算
を行い、その計算結果〔Ｙ〕をシリアルに算出し、 【数６】 第２ステップにおいて、上記第１ステップの計算結果
〔Ｙ〕をシリアルにパイプライン方式で順次、後段の記
憶素子に転送して、該転送過程において下記式（７）に
相当する計算を行い、その計算結果〔Ｚ〕をシリアルに
算出し、 【数７】 第３ステップにおいて、上記第２ステップの計算結果
〔Ｚ〕を用いて、下記式（８）に相当する乗算を行い、
乗算結果である前記〔Ｃ〕をシリアルに算出し 【数８】 て行うことを特徴とする２次元離散コサイン変換処理方
法。 - 【請求項１０】８×８周波数空間の行列データ〔Ｃ〕を
８×８の実空間の画像行列データ〔Ｘ〕に２次元逆離散
コサイン変換する下記２次元逆離散コサイン変換式
（９） 【数９】 における、 〔Ｆ〕が下記行列式（１０）で定義され、 【数１０】 〔Ｇ〕が下記行列式（１１）で定義され、 【数１１】 〔Ｆ〕の転置行列である〔Ｆt 〕が下記行列式（１２）
で定義され、 【数１２】 〔Ｇ〕の転置行列である〔Ｇt 〕が下記行列式（１３）
で定義されるとき、 【数１３】 上記２次元逆離散コサイン変換式（９）の計算を、 第１ステップにおいて、周波数上のデータである前記
〔Ｃ〕の要素を用いて、下記式（１４）に相当する乗算
を行い、その乗算結果〔Ｐ〕をシリアルに算出し、 【数１４】 第２ステップにおいて、前記ステップ１の乗算結果
〔Ｐ〕の要素をシリアルにパイプライン方式で順次、後
段の記憶素子に転送して、該転送過程において下記式
（１５）に相当する計算を行い、その計算結果〔Ｑ〕を
シリアルに算出し、 【数１５】 第３ステップにおいて、上記第２ステップの計算結果
〔Ｑ〕をシリアルにパイプライン方式で順次、後段の記
憶素子に転送して、該転送過程において下記式（１６）
に相当する計算を行い、計算結果である前記〔Ｘ〕をシ
リアルに算出し 【数１６】 て行うことを特徴とする２次元逆離散コサイン変換処理
方法。
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| JP3025750B2 (ja) * | 1994-11-30 | 2000-03-27 | 三洋電機株式会社 | 離散コサイン変換回路，離散コサイン逆変換回路，ｍｐｅｇビデオエンコーダ，ｍｐｅｇビデオデコーダ |
| JP2914226B2 (ja) * | 1995-06-16 | 1999-06-28 | 日本電気株式会社 | 可逆変換を可能にするディジタル信号の変換符号化方式 |
| JP3274593B2 (ja) * | 1995-09-27 | 2002-04-15 | 日本電気株式会社 | 可逆変換可能な変換装置及び逆変換装置 |
| US5754456A (en) * | 1996-03-05 | 1998-05-19 | Intel Corporation | Computer system performing an inverse cosine transfer function for use with multimedia information |
| US5754457A (en) * | 1996-03-05 | 1998-05-19 | Intel Corporation | Method for performing an inverse cosine transfer function for use with multimedia information |
| JP3129398B2 (ja) * | 1997-01-08 | 2001-01-29 | 日本電気株式会社 | ８点×８点２次元逆離散コサイン変換回路およびそれを実現するマイクロプロセッサ |
| US6134270A (en) * | 1997-06-13 | 2000-10-17 | Sun Microsystems, Inc. | Scaled forward and inverse discrete cosine transform and video compression/decompression systems employing the same |
| US6504871B1 (en) * | 1997-07-31 | 2003-01-07 | Lsi Logic Corporation | IDCT processor for use in decoding MPEG compliant video bitstreams meeting 2-frame and letterboxing requirements |
| TW364269B (en) * | 1998-01-02 | 1999-07-11 | Winbond Electronic Corp | Discreet cosine transform/inverse discreet cosine transform circuit |
| US6243730B1 (en) | 1999-05-04 | 2001-06-05 | Sony Electronics, Inc. | Methods and systems for performing short integer chen IDCT algorithm with fused multiply/add |
| US6625721B1 (en) * | 1999-07-26 | 2003-09-23 | Intel Corporation | Registers for 2-D matrix processing |
| US6421696B1 (en) | 1999-08-17 | 2002-07-16 | Advanced Micro Devices, Inc. | System and method for high speed execution of Fast Fourier Transforms utilizing SIMD instructions on a general purpose processor |
| JP3934290B2 (ja) * | 1999-09-30 | 2007-06-20 | 株式会社東芝 | 離散コサイン変換処理装置、逆離散コサイン変換処理装置及び離散コサイン変換処理装置・逆離散コサイン変換処理装置 |
| US6832232B1 (en) | 2000-07-10 | 2004-12-14 | Advanced Micro Devices, Inc. | Dual-block inverse discrete cosine transform method |
| US6742010B1 (en) | 2000-07-10 | 2004-05-25 | Advanced Micro Devices, Inc. | Dual-block discrete consine transform method |
| US6973469B1 (en) | 2001-02-01 | 2005-12-06 | Advanced Micro Devices, Inc. | Two-dimensional discrete cosine transform using SIMD instructions |
| JP4459470B2 (ja) * | 2001-04-06 | 2010-04-28 | 信越化学工業株式会社 | 電子部品の放熱構造体及びそれに用いる放熱シート |
| JP3971135B2 (ja) * | 2001-07-11 | 2007-09-05 | 株式会社テクノマセマティカル | Ｄｃｔ行列分解方法及びｄｃｔ装置 |
| US6882685B2 (en) * | 2001-09-18 | 2005-04-19 | Microsoft Corporation | Block transform and quantization for image and video coding |
| US7460993B2 (en) * | 2001-12-14 | 2008-12-02 | Microsoft Corporation | Adaptive window-size selection in transform coding |
| US7242713B2 (en) * | 2002-05-02 | 2007-07-10 | Microsoft Corporation | 2-D transforms for image and video coding |
| US7487193B2 (en) * | 2004-05-14 | 2009-02-03 | Microsoft Corporation | Fast video codec transform implementations |
| CN100448293C (zh) * | 2005-02-03 | 2008-12-31 | 联想(北京)有限公司 | 一种二维离散余弦变换装置及方法 |
| US7546240B2 (en) * | 2005-07-15 | 2009-06-09 | Microsoft Corporation | Coding with improved time resolution for selected segments via adaptive block transformation of a group of samples from a subband decomposition |
| US7689052B2 (en) * | 2005-10-07 | 2010-03-30 | Microsoft Corporation | Multimedia signal processing using fixed-point approximations of linear transforms |
| US8942289B2 (en) * | 2007-02-21 | 2015-01-27 | Microsoft Corporation | Computational complexity and precision control in transform-based digital media codec |
| US7761290B2 (en) | 2007-06-15 | 2010-07-20 | Microsoft Corporation | Flexible frequency and time partitioning in perceptual transform coding of audio |
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|---|---|---|---|---|
| FR2608808B1 (fr) * | 1986-12-22 | 1989-04-28 | Efcis | Circuit integre de traitement numerique de signaux |
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| US5163103A (en) * | 1988-12-27 | 1992-11-10 | Kabushiki Kaisha Toshiba | Discrete cosine transforming apparatus |
| JPH04242860A (ja) * | 1990-12-28 | 1992-08-31 | Sony Corp | 演算装置 |
| US5257213A (en) * | 1991-02-20 | 1993-10-26 | Samsung Electronics Co., Ltd. | Method and circuit for two-dimensional discrete cosine transform |
| US5420811A (en) * | 1992-08-26 | 1995-05-30 | Sony Corporation | Simple quick image processing apparatus for performing a discrete cosine transformation or an inverse discrete cosine transformation |
-
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