JPH06195369A - 高速アルゴリズム離散コサイン変換器／逆変換器 - Google Patents
高速アルゴリズム離散コサイン変換器／逆変換器Info
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- JPH06195369A JPH06195369A JP35743992A JP35743992A JPH06195369A JP H06195369 A JPH06195369 A JP H06195369A JP 35743992 A JP35743992 A JP 35743992A JP 35743992 A JP35743992 A JP 35743992A JP H06195369 A JPH06195369 A JP H06195369A
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- General Physics & Mathematics (AREA)
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- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
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Abstract
(57)【要約】
【目的】 例えば画像信号の高能率符号化における離散
コサイン変換（ＤＣＴ）を高速に行うための高速アルゴ
リズム離散コサイン変換器／逆変換器に関するものであ
り、ｃｈｅｅｎ高速ＤＣＴ変換アルゴリズムにおいて、
高速演算と回路規模の削減を図ることを目的とする。 【構成】 ｃｈｅｅｎ高速ＤＣＴ／ＩＤＣＴ変換アルゴ
リズムの４段パイプライン処理の各段における積和演算
処理を２点基本演算ユニット回路と４点基本演算ユニッ
ト回路で時分割処理するようにしたことを特徴とするも
のである。
コサイン変換（ＤＣＴ）を高速に行うための高速アルゴ
リズム離散コサイン変換器／逆変換器に関するものであ
り、ｃｈｅｅｎ高速ＤＣＴ変換アルゴリズムにおいて、
高速演算と回路規模の削減を図ることを目的とする。 【構成】 ｃｈｅｅｎ高速ＤＣＴ／ＩＤＣＴ変換アルゴ
リズムの４段パイプライン処理の各段における積和演算
処理を２点基本演算ユニット回路と４点基本演算ユニッ
ト回路で時分割処理するようにしたことを特徴とするも
のである。
Description
【０００１】
【産業上の利用分野】本発明は、例えば画像信号の高能
率符号化における離散コサイン変換（ＤＣＴ）を高速に
行うための高速アルゴリズム離散コサイン変換器／逆変
換器に関するものである。
率符号化における離散コサイン変換（ＤＣＴ）を高速に
行うための高速アルゴリズム離散コサイン変換器／逆変
換器に関するものである。
【０００２】画像信号の高能率符号化において、離散コ
サイン変換（ＤＣＴ）は欠かせないものになっている。
このため、この演算を小規模の回路構成で高速に行うこ
とができる離散コサイン変換器／逆変換器が必要とされ
る。
サイン変換（ＤＣＴ）は欠かせないものになっている。
このため、この演算を小規模の回路構成で高速に行うこ
とができる離散コサイン変換器／逆変換器が必要とされ
る。
【０００３】
【従来の技術】近年、画像符号化で標準化された方式の
２次元８×８画素のＤＣＴ変換をハードウェアの演算回
路で実現するために、下記のような三つの方法が使用さ
れている。
２次元８×８画素のＤＣＴ変換をハードウェアの演算回
路で実現するために、下記のような三つの方法が使用さ
れている。
【０００４】 ２次元８×８の行列演算でハードウェ
アを実現する方法 画像の元信号を〔ｆ〕、変換された信号を〔Ｆ〕、変換
係数を〔Ｃ〕とすると、順方向離散コサイン変換（以
下、ＤＣＴ）と逆方向離散コサイン変換（以下、ＩＤＣ
Ｔ）の変換式は次の式（１）、式（２）で表される。
アを実現する方法 画像の元信号を〔ｆ〕、変換された信号を〔Ｆ〕、変換
係数を〔Ｃ〕とすると、順方向離散コサイン変換（以
下、ＤＣＴ）と逆方向離散コサイン変換（以下、ＩＤＣ
Ｔ）の変換式は次の式（１）、式（２）で表される。
【０００５】 〔Ｆ〕＝〔Ｃ〕×〔ｆ〕×〔Ｃ〕t ・・・（１） 〔ｆ〕＝〔Ｃ〕t ×〔Ｆ〕×〔Ｃ〕 ・・・（２） ただし、〔Ｃ〕t は〔Ｃ〕の転置行列 これらの式（１）、（２）をそのままハードウェア回路
で実現して２次元８×８画素の行列演算を行う。
で実現して２次元８×８画素の行列演算を行う。
【０００６】 順方向ＤＣＴ、逆方向ＤＣＴの演算結
果をメモリに格納しルックアップテーブル方式でハード
ウェアを実現する方法 上記の式（１）と式（２）を使って１次元の８×８の行
列演算回路と中間演算結果を格納するメモリを用いて２
次元変換回路を構成するものであり、１次元６４回の積
和演算の結果をメモリに格納し、そのデータを同じ回路
に折り返して２次元の積和演算を行うものである。
果をメモリに格納しルックアップテーブル方式でハード
ウェアを実現する方法 上記の式（１）と式（２）を使って１次元の８×８の行
列演算回路と中間演算結果を格納するメモリを用いて２
次元変換回路を構成するものであり、１次元６４回の積
和演算の結果をメモリに格納し、そのデータを同じ回路
に折り返して２次元の積和演算を行うものである。
【０００７】 高速アルゴリズムを用いてハードウェ
アを実現する場合 ＤＣＴ高速アルゴリズム方式は盛んに研究されている。
例えば、高速アルゴリズムでよく知られているｃｈｅｅ
ｎ方式、末広方式などがある。これらの方式の狙いは高
速演算を実現することにあり、変換式上の演算回数を極
力減らすことがこれらの方式を実現するにあたっての最
大ポイントとなっている。
アを実現する場合 ＤＣＴ高速アルゴリズム方式は盛んに研究されている。
例えば、高速アルゴリズムでよく知られているｃｈｅｅ
ｎ方式、末広方式などがある。これらの方式の狙いは高
速演算を実現することにあり、変換式上の演算回数を極
力減らすことがこれらの方式を実現するにあたっての最
大ポイントとなっている。
【０００８】
【発明が解決しようとする課題】上述の方法（２次元
８×８の行列演算でハードウェアを実現する方法）の場
合、式（１）、式（２）の２次元８×８の行列演算を行
うにあたって、６４回の積和演算を行う積和演算回路が
２組必要となる。このため回路規模が非常に大きくな
り、高速演算を行う場合には実現が難しい。
８×８の行列演算でハードウェアを実現する方法）の場
合、式（１）、式（２）の２次元８×８の行列演算を行
うにあたって、６４回の積和演算を行う積和演算回路が
２組必要となる。このため回路規模が非常に大きくな
り、高速演算を行う場合には実現が難しい。
【０００９】また方法（順方向ＤＣＴ、逆方向ＤＣＴ
の演算結果をメモリに格納しルックアップテーブル方式
でハードウェアを実現する方法）の場合、１次元６４回
の積和演算の結果をメモリに格納し、そのデータを同じ
回路に折り返して２次元の積和演算を行うので、その処
理のためのタイミングの制御と高速演算の実現が難し
い。
の演算結果をメモリに格納しルックアップテーブル方式
でハードウェアを実現する方法）の場合、１次元６４回
の積和演算の結果をメモリに格納し、そのデータを同じ
回路に折り返して２次元の積和演算を行うので、その処
理のためのタイミングの制御と高速演算の実現が難し
い。
【００１０】また方法（高速アルゴリズムを用いてハ
ードウェアを実現する方法）の場合、高速演算の面では
着実に成果が上がったが、反面、回路規模はかなり膨大
になってしまうので、ＬＳＩ製品化にあたってコストが
高くなるなどの問題が生じてしまう。
ードウェアを実現する方法）の場合、高速演算の面では
着実に成果が上がったが、反面、回路規模はかなり膨大
になってしまうので、ＬＳＩ製品化にあたってコストが
高くなるなどの問題が生じてしまう。
【００１１】これらの問題を解決する方法としてｃｈｅ
ｅｎアルゴリズムがある。図１１はこのｃｈｅｅｎアル
ゴリズムのシグナルフローグラフを示すものであり、こ
の図１を用いてｃｈｅｅｎアルゴリズムによるＤＣＴ／
ＩＤＣＴ変換方式を説明する。
ｅｎアルゴリズムがある。図１１はこのｃｈｅｅｎアル
ゴリズムのシグナルフローグラフを示すものであり、こ
の図１を用いてｃｈｅｅｎアルゴリズムによるＤＣＴ／
ＩＤＣＴ変換方式を説明する。
【００１２】図１１のｃｈｅｅｎアルゴリズムのシグナ
ルフローグラフは、一次元８点ＤＣＴ（順方向離散コサ
イン変換）／ＩＤＣＴ（逆方向離散コサイン変換）を行
う場合のシグナルフローグラフで、右から左へ向かう信
号処理の方向がＤＣＴ、左から右へ向かう信号処理の方
向がＩＤＣＴの処理となる。また図中の±Ｃｎ／ｍ、±
Ｓｎ／ｍは変換係数を表し、p 、ｑ、ｒは中間結果格納
レジスタを表す。
ルフローグラフは、一次元８点ＤＣＴ（順方向離散コサ
イン変換）／ＩＤＣＴ（逆方向離散コサイン変換）を行
う場合のシグナルフローグラフで、右から左へ向かう信
号処理の方向がＤＣＴ、左から右へ向かう信号処理の方
向がＩＤＣＴの処理となる。また図中の±Ｃｎ／ｍ、±
Ｓｎ／ｍは変換係数を表し、p 、ｑ、ｒは中間結果格納
レジスタを表す。
【００１３】ここでは左から右への信号の流れによる逆
方向変換（ＩＤＣＴ）を例として説明する。まず演算式
を下記のようなＩＤＣＴの変換式に展開する。もちろん
順方向変換（ＤＣＴ）も同様に展開できる。
方向変換（ＩＤＣＴ）を例として説明する。まず演算式
を下記のようなＩＤＣＴの変換式に展開する。もちろん
順方向変換（ＤＣＴ）も同様に展開できる。
【００１４】〔ＰＴ１〕 ｐ０＝Ｆ０ ｐ１＝Ｆ４ ｐ２＝Ｆ２ ｐ３＝Ｆ６ ｐ４＝（Ｆ１＊Ｓ１／１６）＋（Ｆ７＊−Ｓ７／１６） ｐ５＝（Ｆ５＊Ｓ５／１６）＋（Ｆ３＊−Ｓ３／１６） ｐ６＝（Ｆ３＊Ｃ３／１６）＋（Ｆ５＊Ｃ５／１６） ｐ７＝（Ｆ７＊Ｃ７／１６）＋（Ｆ１＊Ｃ１／１６）
【００１５】〔ＰＴ２〕 ｑ０＝（ｐ０＊Ｃ１／４）＋（ｐ１＊Ｃ１／４） ｑ１＝（ｐ１＊−Ｃ１／４）＋（ｐ０＊Ｃ１／４） ｑ２＝（ｐ２＊Ｓ１／８）＋（ｐ３＊−Ｓ３／８） ｑ３＝（ｐ３＊Ｃ３／８）＋（ｐ１＊Ｃ１／８） ｑ４＝ｐ４＋ｐ５ ｑ５＝ｐ４−ｐ５ ｑ６＝ｐ７−ｐ６ ｑ７＝ｐ７＋ｐ６
【００１６】〔ＰＴ３〕 ｒ０＝ｑ０＋ｑ３ ｒ１＝ｑ１＋ｑ２ ｒ２＝ｑ１−ｑ２ ｒ３＝ｑ０−ｑ３ ｒ４＝ｑ４ ｒ５＝（ｑ５＊−Ｃ１／４）＋（ｑ６＊Ｃ１／４） ｒ６＝（ｑ５＊Ｃ１／４）＋（ｑ６＊Ｃ１／４） ｒ７＝ｑ７
【００１７】〔ＰＴ４〕 ｆ０＝ｒ０＋ｒ７ ｆ１＝ｒ１＋ｒ６ ｆ２＝ｒ２＋ｒ５ ｆ３＝ｒ３＋ｒ４ ｆ４＝ｒ３−ｒ４ ｆ５＝ｒ２−ｒ５ ｆ６＝ｒ１−ｒ６ ｆ７＝ｒ０−ｒ７
【００１８】図１１のｃｈｅｎ高速アルゴリズムのシグ
ナルフローグラフから上記のようなＩＤＣＴの変換式に
展開してその乗算回路および加算回数を従来の行列演算
８×８ＩＤＣＴ変換のそれと比較すると、従来の８×８
行列演算ＩＤＣＴ変換は、乗算回路６４回、加算回路６
４回であるのに対して、ｃｈｅｅｎ高速アルゴリズムＩ
ＤＣＴ変換は、乗算回路２０回、加算回路２６回とな
る。
ナルフローグラフから上記のようなＩＤＣＴの変換式に
展開してその乗算回路および加算回数を従来の行列演算
８×８ＩＤＣＴ変換のそれと比較すると、従来の８×８
行列演算ＩＤＣＴ変換は、乗算回路６４回、加算回路６
４回であるのに対して、ｃｈｅｅｎ高速アルゴリズムＩ
ＤＣＴ変換は、乗算回路２０回、加算回路２６回とな
る。
【００１９】この比較結果から分かるように、ｃｈｅｅ
ｎアルゴリズムＩＤＣＴ変換方法で必要な演算回数は従
来の行列演算ＩＤＣＴ変換方法のそれに比べて約１／３
に減らすことができるので、速度の面でも行列演算ＩＤ
ＣＴ変換方法より約３倍高速化することができる。
ｎアルゴリズムＩＤＣＴ変換方法で必要な演算回数は従
来の行列演算ＩＤＣＴ変換方法のそれに比べて約１／３
に減らすことができるので、速度の面でも行列演算ＩＤ
ＣＴ変換方法より約３倍高速化することができる。
【００２０】しかし、このｃｈｅｅｎアルゴリズムＩＤ
ＴＣ変換方法をハードウェア回路で実現するときには、
回路構成として、乗算器２０個と加算器２６個（バタフ
ライ回路を使う場合には加算器１３個）が必要となるの
で、回路規模が大きくなり、コストが高くなるという問
題がある。順方向ＤＣＴ変換の回路構成の場合も同様で
ある。
ＴＣ変換方法をハードウェア回路で実現するときには、
回路構成として、乗算器２０個と加算器２６個（バタフ
ライ回路を使う場合には加算器１３個）が必要となるの
で、回路規模が大きくなり、コストが高くなるという問
題がある。順方向ＤＣＴ変換の回路構成の場合も同様で
ある。
【００２１】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、ｃｈｅｅｎ高速Ｄ
ＣＴ変換アルゴリズムにおいて、高速演算と回路規模の
削減を図ることにある。
のであり、その目的とするところは、ｃｈｅｅｎ高速Ｄ
ＣＴ変換アルゴリズムにおいて、高速演算と回路規模の
削減を図ることにある。
【００２２】
【課題を解決するための手段】図１は本発明にかかる原
理説明図である。本発明の高速アルゴリズム離散コサイ
ン変換器／逆変換器は、ｃｈｅｅｎ高速ＤＣＴ／ＩＤＣ
Ｔ変換アルゴリズムの４段パイプライン処理の各段にお
ける積和演算処理を２点基本演算ユニット回路と４点基
本演算ユニット回路で時分割処理するようにしたことを
特徴とするものである。
理説明図である。本発明の高速アルゴリズム離散コサイ
ン変換器／逆変換器は、ｃｈｅｅｎ高速ＤＣＴ／ＩＤＣ
Ｔ変換アルゴリズムの４段パイプライン処理の各段にお
ける積和演算処理を２点基本演算ユニット回路と４点基
本演算ユニット回路で時分割処理するようにしたことを
特徴とするものである。
【００２３】上述の高速アルゴリズム離散コサイン変換
器／逆変換器においては、加算演算を行う部分はバタフ
ライ回路で実現することができる。
器／逆変換器においては、加算演算を行う部分はバタフ
ライ回路で実現することができる。
【００２４】また上述の高速アルゴリズム離散コサイン
変換器／逆変換器においては、ｃｈｅｅｎアルゴリズム
のシグナルフローを修正することにより、各段のパイプ
ラインの積和演算回路を同一構成の４点基本演算ユニッ
ト回路で構成し、全体回路では３個の４点基本演算ユニ
ット回路で積和演算を実現するよう構成することができ
る。
変換器／逆変換器においては、ｃｈｅｅｎアルゴリズム
のシグナルフローを修正することにより、各段のパイプ
ラインの積和演算回路を同一構成の４点基本演算ユニッ
ト回路で構成し、全体回路では３個の４点基本演算ユニ
ット回路で積和演算を実現するよう構成することができ
る。
【００２５】
【作用】本発明の高速アルゴリズム離散コサイン変換器
／逆変換器においては、図１に示されるシグナルフロー
グラフにおけるｃｈｅｅｎ高速ＤＣＴ／ＩＤＣＴ変換ア
ルゴリズムの４段パイプライン処理の各段での積和演算
処理を、２点基本演算ユニット回路１０２〜１０４と４
点基本演算ユニット回路１０１で行わせることで、回路
規模を削減し、かつ動作速度を高速化することができ
る。
／逆変換器においては、図１に示されるシグナルフロー
グラフにおけるｃｈｅｅｎ高速ＤＣＴ／ＩＤＣＴ変換ア
ルゴリズムの４段パイプライン処理の各段での積和演算
処理を、２点基本演算ユニット回路１０２〜１０４と４
点基本演算ユニット回路１０１で行わせることで、回路
規模を削減し、かつ動作速度を高速化することができ
る。
【００２６】また加算演算を行う部分はバタフライ回路
で実現することができる。
で実現することができる。
【００２７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。この実施例は、ｃｈｅｅｎ高速アルゴリズムのシ
グナルフローグラフを用いて、高速演算と回路規模の削
減を実現するものである。
する。この実施例は、ｃｈｅｅｎ高速アルゴリズムのシ
グナルフローグラフを用いて、高速演算と回路規模の削
減を実現するものである。
【００２８】これらの実施例では、ｃｈｅｅｎ高速アル
ゴリズムのシグナルフローグラフの原型を基にしてパイ
プライン処理で内部演算回路を圧縮することにより、高
速演算と回路規模の削減を実現する。まず、ｃｈｅｅｎ
高速アルゴリズムのシグナルフローグラフ上の演算を２
種類の基本演算回路、すなわち２点基本演算ユニットと
４点基本演算ユニットに回路圧縮する技法について説明
する。
ゴリズムのシグナルフローグラフの原型を基にしてパイ
プライン処理で内部演算回路を圧縮することにより、高
速演算と回路規模の削減を実現する。まず、ｃｈｅｅｎ
高速アルゴリズムのシグナルフローグラフ上の演算を２
種類の基本演算回路、すなわち２点基本演算ユニットと
４点基本演算ユニットに回路圧縮する技法について説明
する。
【００２９】図２には２点基本演算ユニットのシグナル
フローが示される。この２点基本演算ユニットは二つの
入力信号Ａ，Ｂに対して変換係数Ｋ１、Ｋ２、Ｋ３、Ｋ
４を乗ずる演算を行って変換データを得て、これらの変
換データをレジスタreg １，reg ２にそれぞれ格納す
る。すなわち、各レジスタreg １，reg ２に格納される
変換データは、 reg １＝（Ａ＊Ｋ１）＋（Ｂ＊Ｋ３） reg ２＝（Ａ＊Ｋ２）＋（Ｂ＊Ｋ４） となる。
フローが示される。この２点基本演算ユニットは二つの
入力信号Ａ，Ｂに対して変換係数Ｋ１、Ｋ２、Ｋ３、Ｋ
４を乗ずる演算を行って変換データを得て、これらの変
換データをレジスタreg １，reg ２にそれぞれ格納す
る。すなわち、各レジスタreg １，reg ２に格納される
変換データは、 reg １＝（Ａ＊Ｋ１）＋（Ｂ＊Ｋ３） reg ２＝（Ａ＊Ｋ２）＋（Ｂ＊Ｋ４） となる。
【００３０】図３にはこの２点基本演算ユニットのハー
ドウェア構成が示される。すなわち、この２点基本演算
ユニットは、変換係数Ｋ１〜Ｋ４を選択するセレクタ２
１、入力信号Ａ、Ｂを選択するセレクタ２２、選択され
た変換係数と入力信号とを乗算する乗算器２３、乗算器
２３の出力にセレクタ２７の出力を加算する加算器２
４、加算器２４の加算結果を一時格納する一時データ格
納レジスタ２５と２６、一時データ格納レジスタ２５と
２６の一方の出力を選択するセレクタ２７、加算器２４
からの最終的な変換データを格納するレジスタ２８と２
９からなる。
ドウェア構成が示される。すなわち、この２点基本演算
ユニットは、変換係数Ｋ１〜Ｋ４を選択するセレクタ２
１、入力信号Ａ、Ｂを選択するセレクタ２２、選択され
た変換係数と入力信号とを乗算する乗算器２３、乗算器
２３の出力にセレクタ２７の出力を加算する加算器２
４、加算器２４の加算結果を一時格納する一時データ格
納レジスタ２５と２６、一時データ格納レジスタ２５と
２６の一方の出力を選択するセレクタ２７、加算器２４
からの最終的な変換データを格納するレジスタ２８と２
９からなる。
【００３１】なお、この２点基本演算ユニットは図４に
示されるタイムチャートに従った動作タイミングで動作
する。図４において、（ａ）はセレクタ２２へのクロッ
クＣＫ１、（ｂ）はセレクタ２１へのクロックＣＫ２、
（ｃ）は入力信号、（ｄ）は変換係数、（ｅ）は一時デ
ータ格納レジスタ２５のイネーブル信号ＥＮ１、（ｆ）
は一時データ格納レジスタ２６のイネーブル信号ＥＮ
２、（ｇ）は一時データ格納レジスタ２５の内容、
（ｈ）は一時データ格納レジスタ２６の内容、（ｉ）は
レジスタ２８の書込みイネーブル信号ＥＮ３、（ｊ）は
レジスタ２８への入力データ、（ｋ）はレジスタ２９の
書込みイネーブル信号ＥＮ３、（ｌ）はレジスタ２９へ
の入力データ、（ｍ）はレジスタ２８からの読出しイネ
ーブル信号ＥＮ５、（ｎ）はレジスタ２９からの読出し
イネーブル信号Ｅｎ６、（ｏ）は２点基本演算ユニット
の出力信号である。
示されるタイムチャートに従った動作タイミングで動作
する。図４において、（ａ）はセレクタ２２へのクロッ
クＣＫ１、（ｂ）はセレクタ２１へのクロックＣＫ２、
（ｃ）は入力信号、（ｄ）は変換係数、（ｅ）は一時デ
ータ格納レジスタ２５のイネーブル信号ＥＮ１、（ｆ）
は一時データ格納レジスタ２６のイネーブル信号ＥＮ
２、（ｇ）は一時データ格納レジスタ２５の内容、
（ｈ）は一時データ格納レジスタ２６の内容、（ｉ）は
レジスタ２８の書込みイネーブル信号ＥＮ３、（ｊ）は
レジスタ２８への入力データ、（ｋ）はレジスタ２９の
書込みイネーブル信号ＥＮ３、（ｌ）はレジスタ２９へ
の入力データ、（ｍ）はレジスタ２８からの読出しイネ
ーブル信号ＥＮ５、（ｎ）はレジスタ２９からの読出し
イネーブル信号Ｅｎ６、（ｏ）は２点基本演算ユニット
の出力信号である。
【００３２】このように、図３の２点基本演算ユニット
は、各１個の乗算器２３と加算器２４で回路を実現して
いるので、回路規模の大幅な削減ができる。また動作速
度も保証できる。
は、各１個の乗算器２３と加算器２４で回路を実現して
いるので、回路規模の大幅な削減ができる。また動作速
度も保証できる。
【００３３】図５には４点基本演算ユニットのシグナル
フローが示される。この４点基本演算ユニットは、四つ
の入力信号Ａ，Ｂ，Ｃ，Ｄに対して変換係数Ｋ１，Ｋ
２，Ｋ３，Ｋ４，Ｋ５，Ｋ６，Ｋ７，Ｋ８を乗じる演算
により得た変換データをそれぞれレジスタreg １，reg
２，reg ３，reg ４に格納する。すなわち、各レジスタ
の格納された変換データは、 reg １＝（Ａ＊Ｋ１）＋（Ｂ＊Ｋ３） reg ２＝（Ａ＊Ｋ２）＋（Ｂ＊Ｋ４） reg ３＝（Ｂ＊Ｋ５）＋（Ｂ＊Ｋ７） reg ４＝（Ｂ＊Ｋ６）＋（Ｂ＊Ｋ８） となる。
フローが示される。この４点基本演算ユニットは、四つ
の入力信号Ａ，Ｂ，Ｃ，Ｄに対して変換係数Ｋ１，Ｋ
２，Ｋ３，Ｋ４，Ｋ５，Ｋ６，Ｋ７，Ｋ８を乗じる演算
により得た変換データをそれぞれレジスタreg １，reg
２，reg ３，reg ４に格納する。すなわち、各レジスタ
の格納された変換データは、 reg １＝（Ａ＊Ｋ１）＋（Ｂ＊Ｋ３） reg ２＝（Ａ＊Ｋ２）＋（Ｂ＊Ｋ４） reg ３＝（Ｂ＊Ｋ５）＋（Ｂ＊Ｋ７） reg ４＝（Ｂ＊Ｋ６）＋（Ｂ＊Ｋ８） となる。
【００３４】図６にはこの４点基本演算ユニットのハー
ドウェア構成が示される。すなわち、この４点基本演算
ユニットは、変換係数Ｋ１〜Ｋ８を選択するセレクタ３
１、入力信号Ａ、Ｂ、Ｃ、Ｄを選択するセレクタ３２、
選択された変換係数と入力信号とを乗算する乗算器３
３、乗算器３３の出力にセレクタ３７の出力を加算する
加算器３４、加算器３４の加算結果を一時格納する一時
データ格納レジスタ３５と３６、一時データ格納レジス
タ３５と３６の一方の出力を選択するセレクタ３７、加
算器３４からの最終的な変換データを格納するレジスタ
３８〜４１からなる。
ドウェア構成が示される。すなわち、この４点基本演算
ユニットは、変換係数Ｋ１〜Ｋ８を選択するセレクタ３
１、入力信号Ａ、Ｂ、Ｃ、Ｄを選択するセレクタ３２、
選択された変換係数と入力信号とを乗算する乗算器３
３、乗算器３３の出力にセレクタ３７の出力を加算する
加算器３４、加算器３４の加算結果を一時格納する一時
データ格納レジスタ３５と３６、一時データ格納レジス
タ３５と３６の一方の出力を選択するセレクタ３７、加
算器３４からの最終的な変換データを格納するレジスタ
３８〜４１からなる。
【００３５】なお、この２点基本演算ユニットは図４に
示されるタイムチャートに従った動作タイミングで動作
する。図４において、（ａ）はセレクタ３２へのクロッ
クＣＫ１、（ｂ）はセレクタ３１へのクロックＣＫ２、
（ｃ）は入力信号、（ｄ）は変換係数Ｋ１〜Ｋ８、
（ｅ）は一時データ格納レジスタ３５のイネーブル信号
ＥＮ１、（ｆ）は一時データ格納レジスタ３５の内容、
（ｇ）は一時データ格納レジスタ３６のイネーブル信号
ＥＮ２、（ｈ）は一時データ格納レジスタ３６の内容、
（ｉ）はレジスタ３８の書込みイネーブル信号ＥＮ３、
（ｊ）はレジスタ３８への入力データ、（ｋ）はレジス
タ３９の書込みイネーブル信号ＥＮ４、（ｌ）はレジス
タ３９への入力データ、（ｍ）はレジスタ４０の書込み
イネーブル信号ＥＮ５、（ｎ）はレジスタ４０への入力
データ、（ｏ）はレジスタ４１の書込みイネーブル信号
ＥＮ６、（ｐ）はレジスタ４１への入力データ、（ｑ）
はレジスタ３８の書込みイネーブル信号ＥＮ７、（ｒ）
はレジスタ３９の書込みイネーブル信号ＥＮ８、（ｓ）
はレジスタ４０の書込みイネーブル信号ＥＮ９、（ｔ）
はレジスタ４１の書込みイネーブル信号ＥＮ１０、
（ｕ）は４点基本演算ユニットの出力信号である。
示されるタイムチャートに従った動作タイミングで動作
する。図４において、（ａ）はセレクタ３２へのクロッ
クＣＫ１、（ｂ）はセレクタ３１へのクロックＣＫ２、
（ｃ）は入力信号、（ｄ）は変換係数Ｋ１〜Ｋ８、
（ｅ）は一時データ格納レジスタ３５のイネーブル信号
ＥＮ１、（ｆ）は一時データ格納レジスタ３５の内容、
（ｇ）は一時データ格納レジスタ３６のイネーブル信号
ＥＮ２、（ｈ）は一時データ格納レジスタ３６の内容、
（ｉ）はレジスタ３８の書込みイネーブル信号ＥＮ３、
（ｊ）はレジスタ３８への入力データ、（ｋ）はレジス
タ３９の書込みイネーブル信号ＥＮ４、（ｌ）はレジス
タ３９への入力データ、（ｍ）はレジスタ４０の書込み
イネーブル信号ＥＮ５、（ｎ）はレジスタ４０への入力
データ、（ｏ）はレジスタ４１の書込みイネーブル信号
ＥＮ６、（ｐ）はレジスタ４１への入力データ、（ｑ）
はレジスタ３８の書込みイネーブル信号ＥＮ７、（ｒ）
はレジスタ３９の書込みイネーブル信号ＥＮ８、（ｓ）
はレジスタ４０の書込みイネーブル信号ＥＮ９、（ｔ）
はレジスタ４１の書込みイネーブル信号ＥＮ１０、
（ｕ）は４点基本演算ユニットの出力信号である。
【００３６】このように、図６の４点基本演算ユニット
では、１個の乗算器３３と加算器３４で回路を実現する
ので、回路規模の削減ができ、動作速度も保証できる。
では、１個の乗算器３３と加算器３４で回路を実現する
ので、回路規模の削減ができ、動作速度も保証できる。
【００３７】図８には上述の２点基本演算ユニット回路
（２ＰＭＰＹ）と４点基本演算ユニット回路（４ＰＭＰ
Ｙ）を使って、ｃｈｅｅｎ高速アルゴリズムを基にして
一次元８×８ＩＤＣＴ回路を構成した実施例が示され
る。
（２ＰＭＰＹ）と４点基本演算ユニット回路（４ＰＭＰ
Ｙ）を使って、ｃｈｅｅｎ高速アルゴリズムを基にして
一次元８×８ＩＤＣＴ回路を構成した実施例が示され
る。
【００３８】図示するように、４点基本演算ユニット回
路１、２点基本演算ユニット回路２〜４、既存のバタフ
ライ回路ＢＴ５〜ＢＴ１２、データ格納するためのレジ
スタreg を用いて図１の一次元８点ＤＣＴ／ＩＤＣＴ変
換シグナルフローグラフに対応した回路構成とすること
で、ｃｈｅｅｎ高速ＩＤＣＴ（ＤＣＴ）アルゴリズムを
実現する。
路１、２点基本演算ユニット回路２〜４、既存のバタフ
ライ回路ＢＴ５〜ＢＴ１２、データ格納するためのレジ
スタreg を用いて図１の一次元８点ＤＣＴ／ＩＤＣＴ変
換シグナルフローグラフに対応した回路構成とすること
で、ｃｈｅｅｎ高速ＩＤＣＴ（ＤＣＴ）アルゴリズムを
実現する。
【００３９】すなわち、４入力の係数乗算部分には４点
基本演算ユニット回路を配し、また２入力の係数乗算部
分には２点基本演算ユニット回路２、３、４を配し、加
算演算部分にはバタフライ回路ＢＴ５〜ＢＴ１２を配す
る。
基本演算ユニット回路を配し、また２入力の係数乗算部
分には２点基本演算ユニット回路２、３、４を配し、加
算演算部分にはバタフライ回路ＢＴ５〜ＢＴ１２を配す
る。
【００４０】かかる回路構成とすれば、従来２０個を要
した乗算演算回路が４個で実現できるようになるので、
回路規模を削減することができる。
した乗算演算回路が４個で実現できるようになるので、
回路規模を削減することができる。
【００４１】この実施例回路の演算回数を従来回路と比
較すると、従来の行列演算の場合は８×８のＩＤＣＴ
（ＤＣＴ）では６４回の演算が必要であるのに対して、
本発明では、シグナルフローの特徴により、全変換の処
理を４回のパイプライン処理タイミングに分けて処理で
きるので、１パイプライン処理では最大８回の演算とな
り、よって動作速度に十分な余裕を持っているため高速
度処理を実現できる。このように実施例回路は、高速演
算の保証と回路削減ができるものである。
較すると、従来の行列演算の場合は８×８のＩＤＣＴ
（ＤＣＴ）では６４回の演算が必要であるのに対して、
本発明では、シグナルフローの特徴により、全変換の処
理を４回のパイプライン処理タイミングに分けて処理で
きるので、１パイプライン処理では最大８回の演算とな
り、よって動作速度に十分な余裕を持っているため高速
度処理を実現できる。このように実施例回路は、高速演
算の保証と回路削減ができるものである。
【００４２】図９には本発明の他の実施例が示される。
この実施例は、２点基本演算ユニット、４点基本演算ユ
ニットと既存のバタフライ回路により、ｃｈｅｅｎ高速
アルゴリズムシグナルフローを改良して、回路を構成し
たものである。
この実施例は、２点基本演算ユニット、４点基本演算ユ
ニットと既存のバタフライ回路により、ｃｈｅｅｎ高速
アルゴリズムシグナルフローを改良して、回路を構成し
たものである。
【００４３】改良点として図９の＃１部分のシグナルフ
ローに新たなシグナル（点線部分）を追加することによ
り、高速アルゴリズムを実現する。追加した点線部分は
１個の４点基本演算ユニット回路（４ＰＭＹ）を実現す
るので、回路上は前述の実施例と比較すると、バタフラ
イ回路（ＢＴ）２個を減らすことができ、さらに回路規
模の削減を図ることができる。
ローに新たなシグナル（点線部分）を追加することによ
り、高速アルゴリズムを実現する。追加した点線部分は
１個の４点基本演算ユニット回路（４ＰＭＹ）を実現す
るので、回路上は前述の実施例と比較すると、バタフラ
イ回路（ＢＴ）２個を減らすことができ、さらに回路規
模の削減を図ることができる。
【００４４】図１０には本発明のまた他の実施例が示さ
れる。この実施例はｃｈｅｅｎ高速アルゴリズムのシグ
ナルフローを改良して４点基本演算ユニット（４ＰＭ
Ｙ）と既存バタフライ回路（ＢＴ）により回路を構成す
るものである。
れる。この実施例はｃｈｅｅｎ高速アルゴリズムのシグ
ナルフローを改良して４点基本演算ユニット（４ＰＭ
Ｙ）と既存バタフライ回路（ＢＴ）により回路を構成す
るものである。
【００４５】すなわち、図１０の実施例は、シグナルフ
ローに図９の実施例と同様に、＃１部分に２本のシグナ
ルを追加することと、＃２部分で処理データの並びを変
えて等価なシグナルフローとすることで、高速アルゴリ
ズムを実現している。
ローに図９の実施例と同様に、＃１部分に２本のシグナ
ルを追加することと、＃２部分で処理データの並びを変
えて等価なシグナルフローとすることで、高速アルゴリ
ズムを実現している。
【００４６】このように図１０の実施例では、４点基本
演算ユニット３個（乗算器３、加算器３）とバタフライ
回路（ＢＴ）８個で回路を構成するので、前述の二つの
実施例より、さらに回路規模を削減することができる。
演算ユニット３個（乗算器３、加算器３）とバタフライ
回路（ＢＴ）８個で回路を構成するので、前述の二つの
実施例より、さらに回路規模を削減することができる。
【００４７】
【発明の効果】以上に説明したように、本発明によれ
ば、高速アルゴリズムシグナルフローグラフを用いて、
離散コサイン変換／逆離散コサイン変換を構成すること
により、演算回数を行列演算式より約１／３にして全体
処理を高速させることができる。例えば ８×８のＩＤ
ＣＴ／ＤＣＴ変換の場合、行列演算方式では６４回の乗
算加算回数が必要であるのに対して、高速アルゴリズム
の場合は２０回の乗算と２６回の加算処理回数で実現す
ることができ、処理速度を約３倍に上げることができ
る。
ば、高速アルゴリズムシグナルフローグラフを用いて、
離散コサイン変換／逆離散コサイン変換を構成すること
により、演算回数を行列演算式より約１／３にして全体
処理を高速させることができる。例えば ８×８のＩＤ
ＣＴ／ＤＣＴ変換の場合、行列演算方式では６４回の乗
算加算回数が必要であるのに対して、高速アルゴリズム
の場合は２０回の乗算と２６回の加算処理回数で実現す
ることができ、処理速度を約３倍に上げることができ
る。
【００４８】また、２点基本演算ユニット、４点基本演
算ユニット、バタフライ演算ユニットで回路を構成する
ため、高速アルゴリズムの２０回乗算加算を３回の乗算
加算で実現することができ、回路規模が１７個の乗算加
算回路を削減することができる。
算ユニット、バタフライ演算ユニットで回路を構成する
ため、高速アルゴリズムの２０回乗算加算を３回の乗算
加算で実現することができ、回路規模が１７個の乗算加
算回路を削減することができる。
【００４９】また変換回路系は対応性を持っているの
で、同じ回路構成で１次元／２次元変換ができる。ま
た、シグナルフローの順方向／逆方向が対称性を持って
いる。
で、同じ回路構成で１次元／２次元変換ができる。ま
た、シグナルフローの順方向／逆方向が対称性を持って
いる。
【図１】本発明に係る原理説明図である。
【図２】２点基本演算ユニットのシグナルフローグラフ
を示す図である。
を示す図である。
【図３】２点基本演算ユニットのハードウェア構成を示
す図である。
す図である。
【図４】２点基本演算ユニットの動作タイミングチャー
トである。
トである。
【図５】４点基本演算ユニットのシグナルフローグラフ
を示す図である。
を示す図である。
【図６】４点基本演算ユニットのハードウェア構成を示
す図である。
す図である。
【図７】４点基本演算ユニットの動作タイミングチャー
トを示す図である。
トを示す図である。
【図８】本発明の一実施例としての高速アルゴリズム離
散コサイン変換器／逆変換器を示す図である。
散コサイン変換器／逆変換器を示す図である。
【図９】本発明の他の実施例としての高速アルゴリズム
離散コサイン変換器／逆変換器のシグナルフローを示す
図である。
離散コサイン変換器／逆変換器のシグナルフローを示す
図である。
【図１０】本発明のまた他の実施例としての高速アルゴ
リズム離散コサイン変換器／逆変換器のシグナルフロー
を示す図である。
リズム離散コサイン変換器／逆変換器のシグナルフロー
を示す図である。
【図１１】ｃｈｅｅｎアルゴリズム一次元８点ＤＣＴ／
ＩＤＣＴ変換シグナルフローグラフである。
ＩＤＣＴ変換シグナルフローグラフである。
１ ４点基本演算ユニット回路 ２〜４ ２点基本演算ユニット回路 ５〜１２ バタフライ回路 ２１、２２、２７、３１、３２、３７ セレクタ ２３、３３ 乗算器 ２４、３４ 加算器 ２５、２６、３５、３６ 一時データ格納レジスタ ２８、２９、３８〜４１ レジスタ
Claims (3)
- 【請求項１】 ｃｈｅｅｎ高速ＤＣＴ／ＩＤＣＴ変換ア
ルゴリズムの４段パイプライン処理の各段における積和
演算処理を２点基本演算ユニット回路（１０２〜１０
４）と４点基本演算ユニット回路（１０１）で時分割処
理するようにしたことを特徴とする高速アルゴリズム離
散コサイン変換器／逆変換器。 - 【請求項２】 加算演算を行う部分はバタフライ回路で
実現した請求項１記載の高速アルゴリズム離散コサイン
変換器／逆変換器。 - 【請求項３】 ｃｈｅｅｎアルゴリズムのシグナルフロ
ーを修正する事により、各段のパイプラインの積和演算
回路を同一構成の４点基本演算ユニット回路で構成し、
全体回路では３個の４点基本演算ユニット回路で積和演
算を実現するよう構成した請求項１または２記載の高速
アルゴリズム離散コサイン変換器／逆変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35743992A JPH06195369A (ja) | 1992-12-24 | 1992-12-24 | 高速アルゴリズム離散コサイン変換器／逆変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35743992A JPH06195369A (ja) | 1992-12-24 | 1992-12-24 | 高速アルゴリズム離散コサイン変換器／逆変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195369A true JPH06195369A (ja) | 1994-07-15 |
Family
ID=18454132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35743992A Pending JPH06195369A (ja) | 1992-12-24 | 1992-12-24 | 高速アルゴリズム離散コサイン変換器／逆変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195369A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714212A2 (en) * | 1994-11-21 | 1996-05-29 | SICAN, GESELLSCHAFT FÜR SILIZIUM-ANWENDUNGEN UND CAD/CAT NIEDERSACHSEN mbH | Video decoder using concurrent processing and resource sharing |
| JP2001128174A (ja) * | 1999-10-25 | 2001-05-11 | Telecommunication Advancement Organization Of Japan | 画像の符号化および復号方法と装置 |
| JP2010009624A (ja) * | 2009-10-07 | 2010-01-14 | Ntt Docomo Inc | 画像信号変換方法、画像信号逆変換方法、画像符号化装置、画像復号装置、画像符号化方法、画像復号方法、画像符号化プログラム、及び、画像復号プログラム |
| JP4806464B2 (ja) * | 2007-03-29 | 2011-11-02 | 富士通株式会社 | 画像圧縮装置、画像圧縮方法、画像復元装置、及びプログラム |
-
1992
- 1992-12-24 JP JP35743992A patent/JPH06195369A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714212A2 (en) * | 1994-11-21 | 1996-05-29 | SICAN, GESELLSCHAFT FÜR SILIZIUM-ANWENDUNGEN UND CAD/CAT NIEDERSACHSEN mbH | Video decoder using concurrent processing and resource sharing |
| EP0714212A3 (en) * | 1994-11-21 | 1999-03-31 | SICAN, GESELLSCHAFT FÜR SILIZIUM-ANWENDUNGEN UND CAD/CAT NIEDERSACHSEN mbH | Video decoder using concurrent processing and resource sharing |
| JP2001128174A (ja) * | 1999-10-25 | 2001-05-11 | Telecommunication Advancement Organization Of Japan | 画像の符号化および復号方法と装置 |
| JP4806464B2 (ja) * | 2007-03-29 | 2011-11-02 | 富士通株式会社 | 画像圧縮装置、画像圧縮方法、画像復元装置、及びプログラム |
| US8467619B2 (en) | 2007-03-29 | 2013-06-18 | Fujitsu Limited | Image compressing apparatus, image compressing method, image decompressing apparatus, and storage medium |
| JP2010009624A (ja) * | 2009-10-07 | 2010-01-14 | Ntt Docomo Inc | 画像信号変換方法、画像信号逆変換方法、画像符号化装置、画像復号装置、画像符号化方法、画像復号方法、画像符号化プログラム、及び、画像復号プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |