JPH04242861A - 内積演算回路 - Google Patents
内積演算回路Info
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- JPH04242861A JPH04242861A JP2417121A JP41712190A JPH04242861A JP H04242861 A JPH04242861 A JP H04242861A JP 2417121 A JP2417121 A JP 2417121A JP 41712190 A JP41712190 A JP 41712190A JP H04242861 A JPH04242861 A JP H04242861A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えば定数ベクトルと
任意の入力ベクトルとの内積を求める演算回路に適用し
て好適な内積演算回路に関する。
任意の入力ベクトルとの内積を求める演算回路に適用し
て好適な内積演算回路に関する。
【０００２】
【従来の技術】離散コサイン変換（ＤＣＴ）及び離散フ
ーリエ変換（ＤＦＴ）等においては定数行列と任意の入
力ベクトルとの積を求める必要があるが（例えば特開昭
６２−６１１５９号公報参照）、例えばｍ行×ｍ列（ｍ
は２以上の整数）の定数行列とｍ次元の入力ベクトルと
の積は、ｍ次元の定数ベクトルとｍ次元の任意のベクト
ルとの内積をｍ回計算することにより求めることができ
る。一般に、ｍ次元の定数ベクトルを〈ｄｊ〉（ｊ＝０
，１，‥‥）として、この定数ベクトルのｍ個の要素を
ｄｊ，ｋ （ｋ＝０，１，‥‥，ｍ−１）とする。また
、ｍ次元の任意のベクトルを〈ｘｊ〉として、この任意
のベクトルのｍ個の要素をｘｊ，ｋ とすると、ベクト
ル〈ｄｊ〉及び〈ｘｊ〉は次の数１で表現することがで
きる。
ーリエ変換（ＤＦＴ）等においては定数行列と任意の入
力ベクトルとの積を求める必要があるが（例えば特開昭
６２−６１１５９号公報参照）、例えばｍ行×ｍ列（ｍ
は２以上の整数）の定数行列とｍ次元の入力ベクトルと
の積は、ｍ次元の定数ベクトルとｍ次元の任意のベクト
ルとの内積をｍ回計算することにより求めることができ
る。一般に、ｍ次元の定数ベクトルを〈ｄｊ〉（ｊ＝０
，１，‥‥）として、この定数ベクトルのｍ個の要素を
ｄｊ，ｋ （ｋ＝０，１，‥‥，ｍ−１）とする。また
、ｍ次元の任意のベクトルを〈ｘｊ〉として、この任意
のベクトルのｍ個の要素をｘｊ，ｋ とすると、ベクト
ル〈ｄｊ〉及び〈ｘｊ〉は次の数１で表現することがで
きる。
【数１】
【０００３】この場合、時点ｔ０で内積〈ｄ０〉・〈ｘ
０〉を計算し、時点ｔ１で内積〈ｄ１〉・〈ｘ１〉を計
算し、以下同様にして内積〈ｄｊ〉・〈ｘｊ〉を順次計
算するような内積演算回路を想定する。図７はそのよう
な目的で使用するためのｍ＝８の場合の従来の内積演算
回路を示し、この図７において、１Ａ〜１Ｈは夫々同一
の乗算ユニットであり、これら乗算ユニット１Ａ〜１Ｈ
に夫々８次元の任意の入力ベクトルの要素Ｉ０〜Ｉ７が
供給される。具体的に乗算ユニット１Ａにおいて、２は
乗算器、３は一連の定数ベクトルの１番目の要素を順次
その乗算器２の一方の入力部に供給する係数用メモリを
示し、その乗算器２の他方の入力部にその１番目の要素
Ｉ０が供給され、この乗算器２の出力部からその要素Ｉ
０と係数用メモリ３から供給された要素との積が出力さ
れる。
０〉を計算し、時点ｔ１で内積〈ｄ１〉・〈ｘ１〉を計
算し、以下同様にして内積〈ｄｊ〉・〈ｘｊ〉を順次計
算するような内積演算回路を想定する。図７はそのよう
な目的で使用するためのｍ＝８の場合の従来の内積演算
回路を示し、この図７において、１Ａ〜１Ｈは夫々同一
の乗算ユニットであり、これら乗算ユニット１Ａ〜１Ｈ
に夫々８次元の任意の入力ベクトルの要素Ｉ０〜Ｉ７が
供給される。具体的に乗算ユニット１Ａにおいて、２は
乗算器、３は一連の定数ベクトルの１番目の要素を順次
その乗算器２の一方の入力部に供給する係数用メモリを
示し、その乗算器２の他方の入力部にその１番目の要素
Ｉ０が供給され、この乗算器２の出力部からその要素Ｉ
０と係数用メモリ３から供給された要素との積が出力さ
れる。
【０００４】同様にして、乗算ユニット１Ｂ〜１Ｈから
は入力ベクトルの要素と係数メモリから供給される要素
との積が出力され、加算器４Ａ〜４Ｇを用いてそれら乗
算ユニット１Ａ〜１Ｈの出力を加算した結果が回路全体
としての出力になる。例えば入力される要素Ｉ０〜Ｉ８
が８次元の入力ベクトル〈ｘｊ〉の８個の要素であり、
８個の係数用メモリから定数ベクトル〈ｄｊ〉の８個の
要素が夫々対応する乗算器に供給されるものとすると、
その内積演算回路からはベクトル〈ｘｊ〉とベクトル〈
ｄｊ〉との内積であるｙｊが出力される。一般にｍ次元
の任意のベクトルとｍ次元の定数ベクトルとの内積をそ
の任意のベクトルの全要素を並列入力して求める場合に
、従来の内積演算回路ではｍ個の乗算器を必要とする。
は入力ベクトルの要素と係数メモリから供給される要素
との積が出力され、加算器４Ａ〜４Ｇを用いてそれら乗
算ユニット１Ａ〜１Ｈの出力を加算した結果が回路全体
としての出力になる。例えば入力される要素Ｉ０〜Ｉ８
が８次元の入力ベクトル〈ｘｊ〉の８個の要素であり、
８個の係数用メモリから定数ベクトル〈ｄｊ〉の８個の
要素が夫々対応する乗算器に供給されるものとすると、
その内積演算回路からはベクトル〈ｘｊ〉とベクトル〈
ｄｊ〉との内積であるｙｊが出力される。一般にｍ次元
の任意のベクトルとｍ次元の定数ベクトルとの内積をそ
の任意のベクトルの全要素を並列入力して求める場合に
、従来の内積演算回路ではｍ個の乗算器を必要とする。
【０００５】
【発明が解決しようとする課題】しかしながら、例えば
ＤＣＴ演算及びＤＦＴ演算等においては変換行列に含ま
れる係数の種類が行又は列の数よりも少なく、これに応
じて定数ベクトルの要素についてもその種類が次元数よ
りも少ないような場合があり、このような定数ベクトル
と任意のベクトルとの内積を求める内積演算回路は乗算
器の個数を少なくできる見込みがある。本発明は斯かる
点に鑑み、ベクトル同士の内積を求める内積演算回路に
関して乗算器の個数を減少できる条件を明確にすると共
に、その場合の具体的な回路構成を提案することを目的
とする。
ＤＣＴ演算及びＤＦＴ演算等においては変換行列に含ま
れる係数の種類が行又は列の数よりも少なく、これに応
じて定数ベクトルの要素についてもその種類が次元数よ
りも少ないような場合があり、このような定数ベクトル
と任意のベクトルとの内積を求める内積演算回路は乗算
器の個数を少なくできる見込みがある。本発明は斯かる
点に鑑み、ベクトル同士の内積を求める内積演算回路に
関して乗算器の個数を減少できる条件を明確にすると共
に、その場合の具体的な回路構成を提案することを目的
とする。
【０００６】
【課題を解決するための手段】本発明による内積演算回
路は、例えば図１に示す如く、その次元の長さよりも少
ない種類の係数ａ，ｂ，ｃに２のべき乗の重みをつけて
加減算して得られた結果を要素とする第１のベクトル〈
ｄｊ〉と任意の数を要素とする同じ次元の第２のベクト
ル〈ｘｊ〉との内積を求める演算回路において、その第
１のベクトルの全要素から抽出したその各係数の重みを
つけてその第２のベクトルの各要素を加算する加減算回
路（５Ａ，５Ｂ，５Ｃ）と、この加減算回路の出力に夫
々その各係数ａ，ｂ，ｃを乗算する乗算回路（６Ａ，６
Ｂ，６Ｃ）とを有するものである。
路は、例えば図１に示す如く、その次元の長さよりも少
ない種類の係数ａ，ｂ，ｃに２のべき乗の重みをつけて
加減算して得られた結果を要素とする第１のベクトル〈
ｄｊ〉と任意の数を要素とする同じ次元の第２のベクト
ル〈ｘｊ〉との内積を求める演算回路において、その第
１のベクトルの全要素から抽出したその各係数の重みを
つけてその第２のベクトルの各要素を加算する加減算回
路（５Ａ，５Ｂ，５Ｃ）と、この加減算回路の出力に夫
々その各係数ａ，ｂ，ｃを乗算する乗算回路（６Ａ，６
Ｂ，６Ｃ）とを有するものである。
【０００７】
【作用】斯かる本発明によれば、その第１のベクトル〈
ｄｊ〉の次元をｍ（ｍは２以上の整数）としてその次元
の長さよりも少ない種類の係数をａｉ（ｉ＝１，２，‥
‥，Ｉ＜ｍ）とすると、そのベクトル〈ｄｊ〉のｍ個の
要素ｄｊ，ｋ は全てｅｊ，ｋ，ｉ ・ａｉのｉについ
ての和で表すことができる。重みｅｊ，ｋ，ｉ の取り
得る値は０又は±２ｑ （ｑは整数）であり、この重み
をベクトルの要素に乗ずる演算は数値データの単なるシ
フトで実行することができる。
ｄｊ〉の次元をｍ（ｍは２以上の整数）としてその次元
の長さよりも少ない種類の係数をａｉ（ｉ＝１，２，‥
‥，Ｉ＜ｍ）とすると、そのベクトル〈ｄｊ〉のｍ個の
要素ｄｊ，ｋ は全てｅｊ，ｋ，ｉ ・ａｉのｉについ
ての和で表すことができる。重みｅｊ，ｋ，ｉ の取り
得る値は０又は±２ｑ （ｑは整数）であり、この重み
をベクトルの要素に乗ずる演算は数値データの単なるシ
フトで実行することができる。
【０００８】そこで、そのベクトル〈ｄｊ〉と第２のベ
クトル〈ｘｊ〉との内積を計算するには、予め加減算回
路（５Ａ，５Ｂ，５Ｃ）を用いてそのベクトル〈ｄｊ〉
のｍ個の要素を夫々構成する係数ａｉの重みでベクトル
〈ｘｊ〉の各要素を加算して、この加算結果にその乗算
回路（６Ａ，６Ｂ，６Ｃ）を用いてその係数ａｉを乗ず
ることにより、その次元数ｍよりも少ないＩ個の乗算回
路でベクトル同士の内積を求めることができる。
クトル〈ｘｊ〉との内積を計算するには、予め加減算回
路（５Ａ，５Ｂ，５Ｃ）を用いてそのベクトル〈ｄｊ〉
のｍ個の要素を夫々構成する係数ａｉの重みでベクトル
〈ｘｊ〉の各要素を加算して、この加算結果にその乗算
回路（６Ａ，６Ｂ，６Ｃ）を用いてその係数ａｉを乗ず
ることにより、その次元数ｍよりも少ないＩ個の乗算回
路でベクトル同士の内積を求めることができる。
【０００９】
【実施例】実施例の説明の前に本発明で内積演算の対象
とする定数ベクトルの特性につき説明する。その定数ベ
クトルをベクトル〈ｄｊ〉として、その次元数をｍとす
ると、そのベクトル〈ｄｊ〉は既に説明した数１で表す
ことができる。更に、本発明ではそのベクトル〈ｄｊ〉
のｍ個の要素ｄｊ，ｋ はｍ個よりも少ないＩ個の互い
に独立な係数ａｉ（ｉ＝１，２，‥‥，Ｉ）の一次結合
で次の数２により表すことができる。
とする定数ベクトルの特性につき説明する。その定数ベ
クトルをベクトル〈ｄｊ〉として、その次元数をｍとす
ると、そのベクトル〈ｄｊ〉は既に説明した数１で表す
ことができる。更に、本発明ではそのベクトル〈ｄｊ〉
のｍ個の要素ｄｊ，ｋ はｍ個よりも少ないＩ個の互い
に独立な係数ａｉ（ｉ＝１，２，‥‥，Ｉ）の一次結合
で次の数２により表すことができる。
【数２】
この数２において、係数ａｉの重みｅｊ，ｋ，ｉ の取
り得る値は０又は±２ｑ であり、ｑは整数である。
り得る値は０又は±２ｑ であり、ｑは整数である。
【００１０】以下、本発明の一実施例につき図１及び図
２を参照して説明しよう。本例はベクトルの次元数ｍが
８で、且つ定数ベクトル〈ｄｊ〉の各要素を生成する係
数ａｉの種類が３（Ｉ＝３）である場合に本発明を適用
したものである。また、その係数ａｉの重みｅｊ，ｋ，
ｉ が取り得る値は０又は±１のみであるとして、その
３種類の係数ａｉをａ，ｂ及びｃとする。即ち、その定
数ベクトル〈ｄｊ〉の各要素ｄｊ，ｋ （ｋ＝０，１，
‥‥，７）は夫々次のように表すことができる。 ｄｊ，ｋ ＝ｅｊ，ｋ，１ ａ＋ｅｊ，ｋ，２ ｂ＋ｅ
ｊ，ｋ，３ ｃ＝（０又は±ａ）＋（０又は±ｂ）＋（
０又は±ｃ）
２を参照して説明しよう。本例はベクトルの次元数ｍが
８で、且つ定数ベクトル〈ｄｊ〉の各要素を生成する係
数ａｉの種類が３（Ｉ＝３）である場合に本発明を適用
したものである。また、その係数ａｉの重みｅｊ，ｋ，
ｉ が取り得る値は０又は±１のみであるとして、その
３種類の係数ａｉをａ，ｂ及びｃとする。即ち、その定
数ベクトル〈ｄｊ〉の各要素ｄｊ，ｋ （ｋ＝０，１，
‥‥，７）は夫々次のように表すことができる。 ｄｊ，ｋ ＝ｅｊ，ｋ，１ ａ＋ｅｊ，ｋ，２ ｂ＋ｅ
ｊ，ｋ，３ ｃ＝（０又は±ａ）＋（０又は±ｂ）＋（
０又は±ｃ）
【００１１】この場合、その定数ベクトル
〈ｄｊ〉に対応する任意の８次元のベクトルを〈ｘｊ〉
として、このベクトル〈ｘｊ〉の要素をｘｊ，ｋ （ｋ
＝０，１，‥‥，７）とする。そして、そのベクトル〈
ｄｊ〉とベクトル〈ｘｊ〉との内積をｙｊとすると、こ
の内積ｙｊは次のように表現することができる。
〈ｄｊ〉に対応する任意の８次元のベクトルを〈ｘｊ〉
として、このベクトル〈ｘｊ〉の要素をｘｊ，ｋ （ｋ
＝０，１，‥‥，７）とする。そして、そのベクトル〈
ｄｊ〉とベクトル〈ｘｊ〉との内積をｙｊとすると、こ
の内積ｙｊは次のように表現することができる。
【数３】
重みｅｊ，ｋ，ｉ は全て０又は±１であるため、数３
における係数ａ，ｂ，ｃに夫々乗ぜられる数値はベクト
ル〈ｘｊ〉の８個の要素の加減算により容易に求めるこ
とができる。
における係数ａ，ｂ，ｃに夫々乗ぜられる数値はベクト
ル〈ｘｊ〉の８個の要素の加減算により容易に求めるこ
とができる。
【００１２】図１はその数３の演算を実行する本例の内
積演算回路を示し、この図１において、５Ａ〜５Ｃは夫
々８入力で１出力の同一の加減算器であり、これら加減
算器５Ａ〜５Ｃに８個の入力データＩ０ 〜Ｉ７ を共
通に供給する。図２を参照してその８入力且つ１出力の
加減算器の構成例につき説明するに、この図２において
、８Ａは変換ユニットを示し、８個の入力部には夫々同
一の変換ユニット８Ａ〜８Ｈを配し、これら変換ユニッ
トに夫々入力データＩ０，Ｉ１ ，‥‥，Ｉ７ を供給
する。例えばその左端の１個の変換ユニット８Ａにおい
て、９は３入力で１出力のデータセレクタを示し、左端
の入力データＩ０ を２の補数器１０を介して及び直接
に夫々データセレクタ９の第１の入力部及び第２の入力
部に供給し、そのデータセレクタ９の第３の入力部に値
が０のデータを供給する。そのデータセレクタ９が外部
から供給される制御信号に応じてデータの選択を行うこ
とにより、その左端の変換ユニット８ＡからはＩ０ ，
−Ｉ０ 又は０が出力される。
積演算回路を示し、この図１において、５Ａ〜５Ｃは夫
々８入力で１出力の同一の加減算器であり、これら加減
算器５Ａ〜５Ｃに８個の入力データＩ０ 〜Ｉ７ を共
通に供給する。図２を参照してその８入力且つ１出力の
加減算器の構成例につき説明するに、この図２において
、８Ａは変換ユニットを示し、８個の入力部には夫々同
一の変換ユニット８Ａ〜８Ｈを配し、これら変換ユニッ
トに夫々入力データＩ０，Ｉ１ ，‥‥，Ｉ７ を供給
する。例えばその左端の１個の変換ユニット８Ａにおい
て、９は３入力で１出力のデータセレクタを示し、左端
の入力データＩ０ を２の補数器１０を介して及び直接
に夫々データセレクタ９の第１の入力部及び第２の入力
部に供給し、そのデータセレクタ９の第３の入力部に値
が０のデータを供給する。そのデータセレクタ９が外部
から供給される制御信号に応じてデータの選択を行うこ
とにより、その左端の変換ユニット８ＡからはＩ０ ，
−Ｉ０ 又は０が出力される。
【００１３】同様に個々の変換ユニット８Ｂ〜８Ｈから
は制御信号に応じてＩｉ ，−Ｉｉ 又は０が出力され
る（ｉ＝１，２，‥‥，７）。それら８個の変換ユニッ
ト８Ａ〜８Ｈの出力データを７個の加算器１１Ａ〜１１
Ｇで累加算して得られた結果がその加減算器の最終的な
出力データとなる。即ち、その８入力の加減算器からは
、入力データＩ０ 〜Ｉｎ−１ に対してｑ０Ｉ０＋ｑ
１Ｉ１＋‥‥＋ｑｎ−１Ｉｎ−１が出力されると共に、
各ｑｉの値は０，１又は−１の中から任意に指定するこ
とができる。従って、それら入力データとしてベクトル
〈ｘｊ〉の８個の要素を供給すると、図１の８入力の加
減算器５Ａ，５Ｂ及び５Ｃは夫々数３で定義される係数
ａ，ｂ，ｃへの乗数を求めることができる。
は制御信号に応じてＩｉ ，−Ｉｉ 又は０が出力され
る（ｉ＝１，２，‥‥，７）。それら８個の変換ユニッ
ト８Ａ〜８Ｈの出力データを７個の加算器１１Ａ〜１１
Ｇで累加算して得られた結果がその加減算器の最終的な
出力データとなる。即ち、その８入力の加減算器からは
、入力データＩ０ 〜Ｉｎ−１ に対してｑ０Ｉ０＋ｑ
１Ｉ１＋‥‥＋ｑｎ−１Ｉｎ−１が出力されると共に、
各ｑｉの値は０，１又は−１の中から任意に指定するこ
とができる。従って、それら入力データとしてベクトル
〈ｘｊ〉の８個の要素を供給すると、図１の８入力の加
減算器５Ａ，５Ｂ及び５Ｃは夫々数３で定義される係数
ａ，ｂ，ｃへの乗数を求めることができる。
【００１４】図１に戻り、６Ａ，６Ｂ及び６Ｃは夫々入
力データに係数ａ，ｂ及びｃを乗ずるための乗算器であ
り、加減算器５Ａ〜５Ｃの出力データを夫々乗算器６Ａ
〜６Ｃに供給する。そして、乗算器６Ａ及び６Ｂの出力
データを夫々加算器７Ａの一方及び他方の入力部に供給
し、この加算器７Ａの出力データ及び乗算器６Ｃの出力
データを夫々加算器７Ｂの一方及び他方の入力部に供給
する。この最後の加算器７Ｂからは数３により定義され
る内積ｙｊが出力される。
力データに係数ａ，ｂ及びｃを乗ずるための乗算器であ
り、加減算器５Ａ〜５Ｃの出力データを夫々乗算器６Ａ
〜６Ｃに供給する。そして、乗算器６Ａ及び６Ｂの出力
データを夫々加算器７Ａの一方及び他方の入力部に供給
し、この加算器７Ａの出力データ及び乗算器６Ｃの出力
データを夫々加算器７Ｂの一方及び他方の入力部に供給
する。この最後の加算器７Ｂからは数３により定義され
る内積ｙｊが出力される。
【００１５】ここで図１の回路を一般化することを考え
る。一般化するには、内積演算の対象となるベクトルの
次元をｍとして、定数ベクトル〈ｄｊ〉の各要素を生成
する互いに独立な係数ａｉの個数をＩ（Ｉ＜ｍ）とする
。この場合には図１の回路を一般化すると図３に示す回
路が得られる。この図３において、５は夫々ｍ入力且つ
１出力でｍ個の入力データが供給される加減算器、６は
乗算器、７は加算器であり、加減算器５及び乗算器６を
夫々ｍ個設け、加算器７を（ｍ−１）個設ける。加減算
器５の出力データを夫々対応する乗算器６に供給し、乗
算器６は夫々入力データに係数ａ１，ａ２，‥‥，ａＩ
を乗算する。（ｍ−１）個の加算器７によりｍ個の乗算
器５の乗算結果を加算することにより内積が求められる
。
る。一般化するには、内積演算の対象となるベクトルの
次元をｍとして、定数ベクトル〈ｄｊ〉の各要素を生成
する互いに独立な係数ａｉの個数をＩ（Ｉ＜ｍ）とする
。この場合には図１の回路を一般化すると図３に示す回
路が得られる。この図３において、５は夫々ｍ入力且つ
１出力でｍ個の入力データが供給される加減算器、６は
乗算器、７は加算器であり、加減算器５及び乗算器６を
夫々ｍ個設け、加算器７を（ｍ−１）個設ける。加減算
器５の出力データを夫々対応する乗算器６に供給し、乗
算器６は夫々入力データに係数ａ１，ａ２，‥‥，ａＩ
を乗算する。（ｍ−１）個の加算器７によりｍ個の乗算
器５の乗算結果を加算することにより内積が求められる
。
【００１６】上述のように本例によれば、入力ベクトル
のｍ個の要素を並列に入力する構成において、ｍ次元の
ベクトル同士の内積をｍ個より少ないＩ個の乗算器６を
使用するだけで求めることができる。従って、全体の回
路規模を略その乗算器の個数に比例して小型化できる利
益がある。
のｍ個の要素を並列に入力する構成において、ｍ次元の
ベクトル同士の内積をｍ個より少ないＩ個の乗算器６を
使用するだけで求めることができる。従って、全体の回
路規模を略その乗算器の個数に比例して小型化できる利
益がある。
【００１７】次の本発明の他の実施例につき図４〜図６
を参照して説明しよう。本例もベクトルの次元数ｍが８
で、且つ定数ベクトル〈ｄｊ〉の各要素を生成する係数
ａｉの種類が３（Ｉ＝３）である場合に本発明を適用し
たものである。しかしながら、本例ではその係数ａｉの
重みｅｊ，ｋ，ｉ が取り得る値は広く０又は±２ｑ
（ｑは整数）であるとして、その３種類の係数ａｉをａ
，ｂ及びｃとする。即ち、その定数ベクトル〈ｄｊ〉の
各要素ｄｊ，ｋ （ｋ＝０，１，‥‥，７）は３個の整
数ｑ１，ｑ２及びｑ３を用いて夫々次のように表すこと
ができる。 ｄｊ，ｋ ＝ｅｊ，ｋ，１ ａ＋ｅｊ，ｋ，２ ｂ＋ｅ
ｊ，ｋ，３ ｃ＝（０又は±２ｑ１ａ）＋（０又は±２
ｑ２ｂ）＋（０又は±２ｑ３ｃ） この場合、その定数ベクトル〈ｄｊ〉と任意のベクトル
〈ｘｊ〉との内積は上記の数３で表すことができるが、
本例ではそれら重みｅｊ，ｋ，ｉ は広く０又は±２ｑ
の値を取ることができる。
を参照して説明しよう。本例もベクトルの次元数ｍが８
で、且つ定数ベクトル〈ｄｊ〉の各要素を生成する係数
ａｉの種類が３（Ｉ＝３）である場合に本発明を適用し
たものである。しかしながら、本例ではその係数ａｉの
重みｅｊ，ｋ，ｉ が取り得る値は広く０又は±２ｑ
（ｑは整数）であるとして、その３種類の係数ａｉをａ
，ｂ及びｃとする。即ち、その定数ベクトル〈ｄｊ〉の
各要素ｄｊ，ｋ （ｋ＝０，１，‥‥，７）は３個の整
数ｑ１，ｑ２及びｑ３を用いて夫々次のように表すこと
ができる。 ｄｊ，ｋ ＝ｅｊ，ｋ，１ ａ＋ｅｊ，ｋ，２ ｂ＋ｅ
ｊ，ｋ，３ ｃ＝（０又は±２ｑ１ａ）＋（０又は±２
ｑ２ｂ）＋（０又は±２ｑ３ｃ） この場合、その定数ベクトル〈ｄｊ〉と任意のベクトル
〈ｘｊ〉との内積は上記の数３で表すことができるが、
本例ではそれら重みｅｊ，ｋ，ｉ は広く０又は±２ｑ
の値を取ることができる。
【００１８】図４はその一般化された数３の演算を実行
する内積演算回路を示し、この図４にいて、１２はシリ
アル／パラレル（Ｓ／Ｐ）変換器であり、このＳ／Ｐ変
換器１２でシリアルに入力される入力ベクトルの各８個
の要素Ｉ０ 〜Ｉ７ を並列データに変換する。このＳ
／Ｐ変換器１２は省くことができる。１３Ａ〜１３Ｃは
夫々その８個の並列データが供給される２のべき乗の加
減算器を示す。図５を参照してそれら２のべき乗の加減
算器の構成例につき説明するに、この図５において、１
５Ａ〜１５Ｈは夫々入力データを所望のビットだけシフ
トすることができるシフタであり、８個の入力データＩ
０ 〜Ｉ７ を夫々シフタ１５Ａ〜１５Ｈを介して変換
ユニット８Ａ〜８Ｈに供給する。他の構成は図２の例と
同一であるのでその説明は省略する。この図５の回路で
はシフタ１５Ａ〜１５Ｈが設けられているので、数３の
演算において例えば重みｅｊ，ｋ，１ が２のべき乗で
ある場合には、１番目のシフタ１５Ａで入力データを所
定ビットだけ上位桁又は下位桁へシフトさせることによ
り、その２のべき乗の数の乗算を実行することができる
。
する内積演算回路を示し、この図４にいて、１２はシリ
アル／パラレル（Ｓ／Ｐ）変換器であり、このＳ／Ｐ変
換器１２でシリアルに入力される入力ベクトルの各８個
の要素Ｉ０ 〜Ｉ７ を並列データに変換する。このＳ
／Ｐ変換器１２は省くことができる。１３Ａ〜１３Ｃは
夫々その８個の並列データが供給される２のべき乗の加
減算器を示す。図５を参照してそれら２のべき乗の加減
算器の構成例につき説明するに、この図５において、１
５Ａ〜１５Ｈは夫々入力データを所望のビットだけシフ
トすることができるシフタであり、８個の入力データＩ
０ 〜Ｉ７ を夫々シフタ１５Ａ〜１５Ｈを介して変換
ユニット８Ａ〜８Ｈに供給する。他の構成は図２の例と
同一であるのでその説明は省略する。この図５の回路で
はシフタ１５Ａ〜１５Ｈが設けられているので、数３の
演算において例えば重みｅｊ，ｋ，１ が２のべき乗で
ある場合には、１番目のシフタ１５Ａで入力データを所
定ビットだけ上位桁又は下位桁へシフトさせることによ
り、その２のべき乗の数の乗算を実行することができる
。
【００１９】図４に戻り、２のべき乗の加減算器１３Ａ
〜１３Ｃの出力データを夫々乗算器１４Ａ〜１４Ｃに供
給して、乗算器１４Ａ〜１４Ｃでは夫々入力データに係
数ａ，ｂ，ｃを乗算する。そして、乗算器１４Ａ及び１
４Ｂの出力データを夫々加算器７Ａの一方及び他方の入
力部に供給し、この加算器７Ａの出力データ及び乗算器
１４Ｃの出力データを夫々加算器７Ｂの一方及び他方の
入力部に供給する。この最後の加算器７Ｂからは一般化
された数３により定義される内積ｙｊが出力される。
〜１３Ｃの出力データを夫々乗算器１４Ａ〜１４Ｃに供
給して、乗算器１４Ａ〜１４Ｃでは夫々入力データに係
数ａ，ｂ，ｃを乗算する。そして、乗算器１４Ａ及び１
４Ｂの出力データを夫々加算器７Ａの一方及び他方の入
力部に供給し、この加算器７Ａの出力データ及び乗算器
１４Ｃの出力データを夫々加算器７Ｂの一方及び他方の
入力部に供給する。この最後の加算器７Ｂからは一般化
された数３により定義される内積ｙｊが出力される。
【００２０】ここで図４の回路を一般化することを考え
る。一般化するには、内積演算の対象となるベクトルの
次元をｍとして、定数ベクトル〈ｄｊ〉の各要素を生成
する互いに独立な係数ａｉの個数をＩ（Ｉ＜ｍ）とする
。この場合には図４の回路を一般化すると図６に示す回
路が得られる。この図６において、１３は夫々ｍ入力且
つ１出力でｍ個の入力データが供給されるｍ入力の２の
べき乗の加減算器、１４は乗算器、７は加算器であり、
加減算器１３及び乗算器１４を夫々ｍ個設け、加算器７
を（ｍ−１）個設ける。加減算器１３の出力データを夫
々対応する乗算器１４に供給し、乗算器１４は夫々入力
データに係数ａ１，ａ２，〜ａＩを乗算する。（ｍ−１
）個の加算器７によりｍ個の乗算器１４の乗算結果を加
算することにより内積が求められる。
る。一般化するには、内積演算の対象となるベクトルの
次元をｍとして、定数ベクトル〈ｄｊ〉の各要素を生成
する互いに独立な係数ａｉの個数をＩ（Ｉ＜ｍ）とする
。この場合には図４の回路を一般化すると図６に示す回
路が得られる。この図６において、１３は夫々ｍ入力且
つ１出力でｍ個の入力データが供給されるｍ入力の２の
べき乗の加減算器、１４は乗算器、７は加算器であり、
加減算器１３及び乗算器１４を夫々ｍ個設け、加算器７
を（ｍ−１）個設ける。加減算器１３の出力データを夫
々対応する乗算器１４に供給し、乗算器１４は夫々入力
データに係数ａ１，ａ２，〜ａＩを乗算する。（ｍ−１
）個の加算器７によりｍ個の乗算器１４の乗算結果を加
算することにより内積が求められる。
【００２１】上述のように本例によれば、入力ベクトル
のｍ個の要素を並列に入力する構成において、ｍ次元の
ベクトル同士の内積をｍ個より少ないＩ個の乗算器１４
を使用するだけで求めることができる。更に本例では、
夫々シフタを備えた２のべき乗の加減算器１３が設けら
れているので、定数ベクトルの各要素を生成する係数の
重みｅｊ，ｋ，ｉ が２のべき乗の場合でも乗算器を追
加することなく内積を求めることができる利益がある。 なお、本発明は上述実施例に限定されず本発明の要旨を
逸脱しない範囲で種々の構成を取り得ることは勿論であ
る。
のｍ個の要素を並列に入力する構成において、ｍ次元の
ベクトル同士の内積をｍ個より少ないＩ個の乗算器１４
を使用するだけで求めることができる。更に本例では、
夫々シフタを備えた２のべき乗の加減算器１３が設けら
れているので、定数ベクトルの各要素を生成する係数の
重みｅｊ，ｋ，ｉ が２のべき乗の場合でも乗算器を追
加することなく内積を求めることができる利益がある。 なお、本発明は上述実施例に限定されず本発明の要旨を
逸脱しない範囲で種々の構成を取り得ることは勿論であ
る。
【００２２】
【発明の効果】本発明によれば、ｍ次元の第１のベクト
ルの各要素がｍ個よりも少ない係数を０又は２のべき乗
の数で重み付けして加算して得られる場合には、同じ係
数の項を予めまとめて加減算又はシフト演算するように
しているので、その第１のベクトルと任意の第２のベク
トルの内積とをｍ個よりも少ない乗算回路を用いて計算
できる利益がある。
ルの各要素がｍ個よりも少ない係数を０又は２のべき乗
の数で重み付けして加算して得られる場合には、同じ係
数の項を予めまとめて加減算又はシフト演算するように
しているので、その第１のベクトルと任意の第２のベク
トルの内積とをｍ個よりも少ない乗算回路を用いて計算
できる利益がある。
【図１】本発明による内積演算回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】その実施例中の８入力の加減算器の一例を示す
構成図である。
構成図である。
【図３】その一実施例を一般化した回路を示すブロック
図である。
図である。
【図４】本発明による内積演算回路の他の実施例を示す
ブロック図である。
ブロック図である。
【図５】その他の実施例中の８入力の２のべき乗の加減
算器の一例を示す構成図である。
算器の一例を示す構成図である。
【図６】その他の実施例を一般化した回路を示すブロッ
ク図である。
ク図である。
【図７】従来の内積演算回路の例を示す構成図である。
５Ａ〜５Ｃ ８入力の加減算器
６Ａ〜６Ｃ 乗算器
７Ａ，７Ｂ 加算器
１３Ａ〜１３Ｃ ８入力の２のべき乗の加減算器１４
Ａ〜１４Ｃ 乗算器 １５Ａ〜１５Ｈ シフタ
Ａ〜１４Ｃ 乗算器 １５Ａ〜１５Ｈ シフタ
Claims (1)
- 【請求項１】 その次元の長さよりも少ない種類の係
数に２のべき乗の重みをつけて加減算して得られた結果
を要素とする第１のベクトルと任意の数を要素とする同
じ次元の第２のベクトルとの内積を求める演算回路にお
いて、上記第１のベクトルの全要素から抽出した上記各
係数の重みをつけて上記第２のベクトルの各要素を加算
する加減算回路と、該加減算回路の出力に夫々上記各係
数を乗算する乗算回路とを有する内積演算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417121A JPH04242861A (ja) | 1990-12-28 | 1990-12-28 | 内積演算回路 |
| KR1019910022173A KR920013922A (ko) | 1990-12-28 | 1991-12-04 | 내적연산회로 |
| US07/808,649 US5227994A (en) | 1990-12-28 | 1991-12-17 | Inner product calculating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417121A JPH04242861A (ja) | 1990-12-28 | 1990-12-28 | 内積演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242861A true JPH04242861A (ja) | 1992-08-31 |
Family
ID=18525255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417121A Pending JPH04242861A (ja) | 1990-12-28 | 1990-12-28 | 内積演算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5227994A (ja) |
| JP (1) | JPH04242861A (ja) |
| KR (1) | KR920013922A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410500A (en) * | 1992-02-21 | 1995-04-25 | Sony Corporation | Discrete cosine transform apparatus and inverse discrete cosine transform apparatus |
| US5420811A (en) * | 1992-08-26 | 1995-05-30 | Sony Corporation | Simple quick image processing apparatus for performing a discrete cosine transformation or an inverse discrete cosine transformation |
| JPH06103301A (ja) * | 1992-09-17 | 1994-04-15 | Sony Corp | ８ｘ８離散コサイン変換回路および８ｘ８離散コサイン逆変換回路 |
| JPH06149862A (ja) * | 1992-11-13 | 1994-05-31 | Sony Corp | 行列データ乗算方法及び行列データ乗算装置 |
| US5721892A (en) * | 1995-08-31 | 1998-02-24 | Intel Corporation | Method and apparatus for performing multiply-subtract operations on packed data |
| US6385634B1 (en) | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| US7395298B2 (en) * | 1995-08-31 | 2008-07-01 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed data |
| US5936872A (en) * | 1995-09-05 | 1999-08-10 | Intel Corporation | Method and apparatus for storing complex numbers to allow for efficient complex multiplication operations and performing such complex multiplication operations |
| US6058408A (en) * | 1995-09-05 | 2000-05-02 | Intel Corporation | Method and apparatus for multiplying and accumulating complex numbers in a digital filter |
| US6470370B2 (en) | 1995-09-05 | 2002-10-22 | Intel Corporation | Method and apparatus for multiplying and accumulating complex numbers in a digital filter |
| US6237016B1 (en) | 1995-09-05 | 2001-05-22 | Intel Corporation | Method and apparatus for multiplying and accumulating data samples and complex coefficients |
| US5983253A (en) * | 1995-09-05 | 1999-11-09 | Intel Corporation | Computer system for performing complex digital filters |
| US5822459A (en) * | 1995-09-28 | 1998-10-13 | Intel Corporation | Method for processing wavelet bands |
| US5621674A (en) * | 1996-02-15 | 1997-04-15 | Intel Corporation | Computer implemented method for compressing 24 bit pixels to 16 bit pixels |
| US5831885A (en) * | 1996-03-04 | 1998-11-03 | Intel Corporation | Computer implemented method for performing division emulation |
| DE69838028T2 (de) * | 1998-10-06 | 2008-03-13 | Texas Instruments Inc., Dallas | Linearvektorrechnung |
| US20010056455A1 (en) * | 2000-03-17 | 2001-12-27 | Rong Lin | Family of low power, regularly structured multipliers and matrix multipliers |
| US7430578B2 (en) * | 2001-10-29 | 2008-09-30 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed byte data |
| US7606847B2 (en) * | 2004-03-29 | 2009-10-20 | Vince Grolmusz | Dense and randomized storage and coding of information |
| US7787610B1 (en) | 2004-08-10 | 2010-08-31 | Virtual Hold Technology, Llc | Automatic call director first in first out load-balancing accessory |
| US8631224B2 (en) * | 2007-09-13 | 2014-01-14 | Freescale Semiconductor, Inc. | SIMD dot product operations with overlapped operands |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3144015A1 (de) * | 1981-11-05 | 1983-05-26 | Ulrich Prof. Dr. 7500 Karlsruhe Kulisch | "schaltungsanordnung und verfahren zur bildung von skalarprodukten und summen von gleitkommazahlen mit maximaler genauigkeit" |
| US4493048A (en) * | 1982-02-26 | 1985-01-08 | Carnegie-Mellon University | Systolic array apparatuses for matrix computations |
| US4866653A (en) * | 1986-08-04 | 1989-09-12 | Ulrich Kulisch | Circuitry for generating sums, especially scalar products |
| US4914615A (en) * | 1987-09-04 | 1990-04-03 | At&T Bell Laboratories | Calculator of matrix products |
| US5032865A (en) * | 1987-12-14 | 1991-07-16 | General Dynamics Corporation Air Defense Systems Div. | Calculating the dot product of large dimensional vectors in two's complement representation |
| US4884232A (en) * | 1987-12-14 | 1989-11-28 | General Dynamics Corp., Pomona Div. | Parallel processing circuits for high speed calculation of the dot product of large dimensional vectors |
-
1990
- 1990-12-28 JP JP2417121A patent/JPH04242861A/ja active Pending
-
1991
- 1991-12-04 KR KR1019910022173A patent/KR920013922A/ko not_active Application Discontinuation
- 1991-12-17 US US07/808,649 patent/US5227994A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920013922A (ko) | 1992-07-30 |
| US5227994A (en) | 1993-07-13 |
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