JPH0715346A - ２ベクトルのスカラ積を決定するためのデジタル信号の符号化方法および回路 - Google Patents
２ベクトルのスカラ積を決定するためのデジタル信号の符号化方法および回路Info
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- JPH0715346A JPH0715346A JP3272117A JP27211791A JPH0715346A JP H0715346 A JPH0715346 A JP H0715346A JP 3272117 A JP3272117 A JP 3272117A JP 27211791 A JP27211791 A JP 27211791A JP H0715346 A JPH0715346 A JP H0715346A
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- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/007—Transform coding, e.g. discrete cosine transform
Abstract
(57)【要約】
【目的】 ＤＣＴ等のデジタル信号処理において行わ
れる２ベクトルのスカラ積を求める演算を高速にかつ小
規模な回路構成により実行する。 【構成】 一方が所定の成分｛ａｋ｝からなり、他方
が可変の成分｛ｘｋ｝からなる同一次元ｐを有する２ベ
クトルについて、ａｋ・ｘｋのｋ＝１〜ｐについての総
和を２進値ｘｋｉの部分和にまとめるようにした。２進
値はｍ通りの可能な値を有するｘｋｉの値に依存した固
定の成分ａｋを値の１つをとる。
れる２ベクトルのスカラ積を求める演算を高速にかつ小
規模な回路構成により実行する。 【構成】 一方が所定の成分｛ａｋ｝からなり、他方
が可変の成分｛ｘｋ｝からなる同一次元ｐを有する２ベ
クトルについて、ａｋ・ｘｋのｋ＝１〜ｐについての総
和を２進値ｘｋｉの部分和にまとめるようにした。２進
値はｍ通りの可能な値を有するｘｋｉの値に依存した固
定の成分ａｋを値の１つをとる。
Description
【０００１】
【産業上の利用分野】この発明は２ベクトルのスカラ積
（あるいはドット積）および対応する離散コサイン変換
を得るためのデジタル信号の符号化を行う方法および装
置に関する。
（あるいはドット積）および対応する離散コサイン変換
を得るためのデジタル信号の符号化を行う方法および装
置に関する。
【０００２】
【従来の技術】現在のデジタル信号処理技術において、
一方のベクトルが定ベクトル、すなわち、所与の成分を
有するベクトルである場合におけるベクトルスカラ積演
算およびベクトル乗算を行うことがしばしば必要とな
る。成分｛ａｋ｝ｋ＝１〜ｐを有するディメンジョンｐ
のベクトルおよび任意の成分｛ｘｋ｝ｋ＝１〜ｐを有す
るベクトルのスカラ積は数２２によって与えられる。 ◎
一方のベクトルが定ベクトル、すなわち、所与の成分を
有するベクトルである場合におけるベクトルスカラ積演
算およびベクトル乗算を行うことがしばしば必要とな
る。成分｛ａｋ｝ｋ＝１〜ｐを有するディメンジョンｐ
のベクトルおよび任意の成分｛ｘｋ｝ｋ＝１〜ｐを有す
るベクトルのスカラ積は数２２によって与えられる。 ◎
【数２２】
【０００３】
【発明が解決しようとする課題】ところで、ベクトルの
１つが所定の用途に対応している場合、その成分｛ａ
ｋ｝は所定の成分、すなわち、その用途を考慮した一定
値に対応する。本発明と関連する対応する符号化方法は
２ベクトルのスカラ積の演算あるいは２ベクトルの乗算
を実現し得るものであり、２ベクトルの乗算処理は、デ
ィメンジョンｐが１である２ベクトルのスカラ積を求め
ることに対応している。この発明は上述した事情に鑑み
てなされたものであり、上記符号化方法に基づいた簡単
な回路を提供することを目的とする。
１つが所定の用途に対応している場合、その成分｛ａ
ｋ｝は所定の成分、すなわち、その用途を考慮した一定
値に対応する。本発明と関連する対応する符号化方法は
２ベクトルのスカラ積の演算あるいは２ベクトルの乗算
を実現し得るものであり、２ベクトルの乗算処理は、デ
ィメンジョンｐが１である２ベクトルのスカラ積を求め
ることに対応している。この発明は上述した事情に鑑み
てなされたものであり、上記符号化方法に基づいた簡単
な回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明は、同じディメ
ンジョンｐを有し、所定の要素｛ａｋ｝ｋ＝１〜ｐおよ
び可変の要素｛ｘｋ｝ｋ＝１〜ｐを各々有する２ベクト
ルの数２３によるスカラ積を決定するためにデジタル信
号を符号化するための方法を提供する。 ◎
ンジョンｐを有し、所定の要素｛ａｋ｝ｋ＝１〜ｐおよ
び可変の要素｛ｘｋ｝ｋ＝１〜ｐを各々有する２ベクト
ルの数２３によるスカラ積を決定するためにデジタル信
号を符号化するための方法を提供する。 ◎
【数２３】 この発明によれば、２進の変数｛ｘｋｉ｝の部分積和ｆ
ｉが形成される。各部分積和ｆｉは前記２進変数｛ｘｋ
ｉ｝の値に依存した１つの固定の成分｛ａｋ｝をとると
共に、ｍ通りの可能性を有し、各部分積和ｆｉをビット
レベルで各ビット位置ｊに対応した基本的部分和ｆｉｊ
によって表現し、各基本的部分和ｆｉｊは前記２進変数
｛ｘｋｉ｝の値に依存した１つの値ａｋｊをとるもので
ある。ビットレベルの基本的部分和ｆｉｊは２進変数ａ
ｋｊを変化させ、２m通りの可能な場合を評価すること
によって求められ、ビットレベルの基本的部分和ｆｉｊ
に基づいた各部分和ｆｉの演算が可能になり、スカラ積
の値を求めることができる。 また、この発明は、同じ
ディメンジョンｐを有し、各々Ｎビットに符号化された
所定の要素｛ａｋ｝ｋ＝１〜ｐおよび可変の要素｛ｘ
ｋ｝ｋ＝１〜ｐを各々有する２ベクトルの数２４による
スカラ積を決定するためにデジタル信号を符号化するた
めの回路を提供する。 ◎
ｉが形成される。各部分積和ｆｉは前記２進変数｛ｘｋ
ｉ｝の値に依存した１つの固定の成分｛ａｋ｝をとると
共に、ｍ通りの可能性を有し、各部分積和ｆｉをビット
レベルで各ビット位置ｊに対応した基本的部分和ｆｉｊ
によって表現し、各基本的部分和ｆｉｊは前記２進変数
｛ｘｋｉ｝の値に依存した１つの値ａｋｊをとるもので
ある。ビットレベルの基本的部分和ｆｉｊは２進変数ａ
ｋｊを変化させ、２m通りの可能な場合を評価すること
によって求められ、ビットレベルの基本的部分和ｆｉｊ
に基づいた各部分和ｆｉの演算が可能になり、スカラ積
の値を求めることができる。 また、この発明は、同じ
ディメンジョンｐを有し、各々Ｎビットに符号化された
所定の要素｛ａｋ｝ｋ＝１〜ｐおよび可変の要素｛ｘ
ｋ｝ｋ＝１〜ｐを各々有する２ベクトルの数２４による
スカラ積を決定するためにデジタル信号を符号化するた
めの回路を提供する。 ◎
【数２４】 この発明によれば、２進の変数｛ｘｋｉ｝の部分積和ｆ
ｉが形成される。各部分積和ｆｉは前記２進変数｛ｘｋ
ｉ｝の値に依存した１つの固定の成分｛ａｋ｝をとると
共に、ｍ通りの可能性を有する。各部分積和ｆｉをビッ
トレベルで各ビット位置ｊに対応した基本的部分和ｆｉ
ｊによって表現し、各基本的部分和ｆｉｊは前記２進変
数｛ｘｋｉ｝の値に依存した１つの値ａｋｊをとるもの
である。回路は、前記２進変数｛ｘｋｉ｝に基づき、所
与の要素｛ａｌ｝ｋ＝１〜ｐの同じビット位置ｊのビッ
トの２進変数ａｋｊを変化させて２m通りの可能性を評
価することにより、部分和ｆｊの各ビット位置ｊに対応
した複数のビットレベルの部分和ｆｉｊを発生する所定
の論理符号化手段と、少なくとも１個の２次元マトリッ
クスとを具備する。前記２次元マトリックスは成分ａｋ
における各ビット位置ｊの各ビットをビットレベルの基
本的部分和ｆｉｊの１つ１つに対応付ける。ビットレベ
ルの基本的部分和ｆｉｊの集合は対応する部分和ｆｉを
構成する。
ｉが形成される。各部分積和ｆｉは前記２進変数｛ｘｋ
ｉ｝の値に依存した１つの固定の成分｛ａｋ｝をとると
共に、ｍ通りの可能性を有する。各部分積和ｆｉをビッ
トレベルで各ビット位置ｊに対応した基本的部分和ｆｉ
ｊによって表現し、各基本的部分和ｆｉｊは前記２進変
数｛ｘｋｉ｝の値に依存した１つの値ａｋｊをとるもの
である。回路は、前記２進変数｛ｘｋｉ｝に基づき、所
与の要素｛ａｌ｝ｋ＝１〜ｐの同じビット位置ｊのビッ
トの２進変数ａｋｊを変化させて２m通りの可能性を評
価することにより、部分和ｆｊの各ビット位置ｊに対応
した複数のビットレベルの部分和ｆｉｊを発生する所定
の論理符号化手段と、少なくとも１個の２次元マトリッ
クスとを具備する。前記２次元マトリックスは成分ａｋ
における各ビット位置ｊの各ビットをビットレベルの基
本的部分和ｆｉｊの１つ１つに対応付ける。ビットレベ
ルの基本的部分和ｆｉｊの集合は対応する部分和ｆｉを
構成する。
【０００５】
【作用】上記本発明による方法および回路は、デジタル
演算を行うあらゆるタイプのプロセッサに適用可能であ
り、特に画像をデジタル処理するプロセッサ、ＤＣＴ
（Discrete Cosine Transform；離散コサイン変換）に
よりデータ圧縮を行うプロセッサに有効である。
演算を行うあらゆるタイプのプロセッサに適用可能であ
り、特に画像をデジタル処理するプロセッサ、ＤＣＴ
（Discrete Cosine Transform；離散コサイン変換）に
よりデータ圧縮を行うプロセッサに有効である。
【０００６】
【実施例】以下、図１〜図３を参照し、２ベクトルのス
カラ積を決定するためのデジタル信号の符号化を行う本
発明による方法を説明する。図１に示すように、本発明
による符号化方法は、同一のディメンジョンｐを有する
２ベクトルのスカラ積演算を行うためにデジタル信号に
適用される。一方のベクトルは所定の用途に対応した固
定の各値からなる成分｛ａｋ｝によって構成され、他方
のベクトルは可変の成分｛ｘｋ｝によって構成される。
２ベクトルの各成分はＮビットに符号化されている。図
１において、各ビットの要素は０〜Ｎ−１によって示さ
れている。同図に示すように、要素ｘｋおよびａｋの各
ビットの順位はｉあるいはｊによって各々表わし、各ビ
ットの値はｘｋｉあるいはａｋｉと表わす。上述したベ
クトルのスカラ積の値は本発明においては以下のように
表わされる。 ◎
カラ積を決定するためのデジタル信号の符号化を行う本
発明による方法を説明する。図１に示すように、本発明
による符号化方法は、同一のディメンジョンｐを有する
２ベクトルのスカラ積演算を行うためにデジタル信号に
適用される。一方のベクトルは所定の用途に対応した固
定の各値からなる成分｛ａｋ｝によって構成され、他方
のベクトルは可変の成分｛ｘｋ｝によって構成される。
２ベクトルの各成分はＮビットに符号化されている。図
１において、各ビットの要素は０〜Ｎ−１によって示さ
れている。同図に示すように、要素ｘｋおよびａｋの各
ビットの順位はｉあるいはｊによって各々表わし、各ビ
ットの値はｘｋｉあるいはａｋｉと表わす。上述したベ
クトルのスカラ積の値は本発明においては以下のように
表わされる。 ◎
【数２５】 本発明による方法は、図１に示すように、このスカラ積
関数を上述した成分を符号化する際の各ビットの順位ｉ
に対応した値の２進変数ｘｋｉの積ｆｉの部分和で表わ
す。従って、各成分は本発明による方法においては数２
６のように表わされる。 ◎
関数を上述した成分を符号化する際の各ビットの順位ｉ
に対応した値の２進変数ｘｋｉの積ｆｉの部分和で表わ
す。従って、各成分は本発明による方法においては数２
６のように表わされる。 ◎
【数２６】 また、スカラ積関数は下記式を満足する。 ◎
【数２７】 これらの条件において、各部分和ｆｉは下記式を満足す
る。 ◎
る。 ◎
【数２８】 また、各部分和ｆｉは、固定の成分ａｋのうち、上述し
たｍ通りの値をとり得る２進変数ｘｋｉの値に依存した
１つの値をとる。ｍが必然的に下記の条件を満足するパ
ラメータであることは容易に理解されよう。 ◎
たｍ通りの値をとり得る２進変数ｘｋｉの値に依存した
１つの値をとる。ｍが必然的に下記の条件を満足するパ
ラメータであることは容易に理解されよう。 ◎
【数２９】 そして、本発明による方法は、各部分積和ｆｉをビット
レベルでの基本的部分和ｆｉｊによって表現する。ここ
で、Ｎビットに符号化されたｊは各部分和ｆｉの各ビッ
トの順位を表わしている。図１に示すように、各部分和
ｆｉは下記式を満足する。 ◎
レベルでの基本的部分和ｆｉｊによって表現する。ここ
で、Ｎビットに符号化されたｊは各部分和ｆｉの各ビッ
トの順位を表わしている。図１に示すように、各部分和
ｆｉは下記式を満足する。 ◎
【数３０】 上述した各部分和ｆｉの表現に基づき、各基本的部分和
ｆｉｊは順位ｊの各ビットにおいて下記式を満足する。 ◎
ｆｉｊは順位ｊの各ビットにおいて下記式を満足する。 ◎
【数３１】 各基本的部分和ｆｉｊは、値ａｋｊのうちの１つの値を
とる。ここで、ａｋｊは、上述した２進変数ｘｋｉの値
に依存した対応する成分ａｋにおける順位がｊの対応す
る２進値を示す。本発明による方法によれば、ビットレ
ベルの基本的部分和ｆｉｊは上記２進変数ａｋｊを変化
させて２m通りの可能性を評価することによって求めら
れる。これにより、ビットレベルの基本的部分和ｆｉｊ
から各部分和ｆｉを計算することが可能になり、上述し
たスカラ積を求めることができる。
とる。ここで、ａｋｊは、上述した２進変数ｘｋｉの値
に依存した対応する成分ａｋにおける順位がｊの対応す
る２進値を示す。本発明による方法によれば、ビットレ
ベルの基本的部分和ｆｉｊは上記２進変数ａｋｊを変化
させて２m通りの可能性を評価することによって求めら
れる。これにより、ビットレベルの基本的部分和ｆｉｊ
から各部分和ｆｉを計算することが可能になり、上述し
たスカラ積を求めることができる。
【０００７】本発明による次元ｐの２ベクトルのスカラ
積を求めるための符号化方法は、各ベクトルについて特
に次元に関する制限を有するものではない。しかしなが
ら、各成分を符号化するビット数および各成分の数、す
なわち、各成分の次元数に応じ、実行すべき演算回数が
指数関数的に増大する。数学的解析は、本発明による符
号化方法が次元数ｐの小さな例えばｐ＝２程度のベクト
ルに対して有効であることを示している。また、本符号
化方法は、上記次元ｐ＝２の倍数の任意の次元数のベク
トルの処理を目的とし、上記次元のサブベクトルを含ん
だベクトルの集合にも適用可能である。上記に従い、本
発明がどのようにして適用されるかを無制限の例として
図２および図３を参照して説明する。まず、図２におい
て、次元ｐ＝２のベクトルあるいは２より大きな次元数
ｐのベクトル空間における成分ａ，ｂ；ｘ，ｙ（ただ
し、ａ１＝ａ，ａ２＝ｂ，ｘ１＝ｘ，ｘ２＝ｙ）の集合
に対する演算を実行するために、成分ｘ，ｙは各々下記
式を満足しなければならない。 ◎
積を求めるための符号化方法は、各ベクトルについて特
に次元に関する制限を有するものではない。しかしなが
ら、各成分を符号化するビット数および各成分の数、す
なわち、各成分の次元数に応じ、実行すべき演算回数が
指数関数的に増大する。数学的解析は、本発明による符
号化方法が次元数ｐの小さな例えばｐ＝２程度のベクト
ルに対して有効であることを示している。また、本符号
化方法は、上記次元ｐ＝２の倍数の任意の次元数のベク
トルの処理を目的とし、上記次元のサブベクトルを含ん
だベクトルの集合にも適用可能である。上記に従い、本
発明がどのようにして適用されるかを無制限の例として
図２および図３を参照して説明する。まず、図２におい
て、次元ｐ＝２のベクトルあるいは２より大きな次元数
ｐのベクトル空間における成分ａ，ｂ；ｘ，ｙ（ただ
し、ａ１＝ａ，ａ２＝ｂ，ｘ１＝ｘ，ｘ２＝ｙ）の集合
に対する演算を実行するために、成分ｘ，ｙは各々下記
式を満足しなければならない。 ◎
【数３２】 これらの式において、ｘｉ，ｙｉは２進値あるいは考慮
中のビット順位ｉのための変数ｘ，ｙに対応した２進変
数を示している。スカラ積関数は以下のように表わされ
る。 ◎
中のビット順位ｉのための変数ｘ，ｙに対応した２進変
数を示している。スカラ積関数は以下のように表わされ
る。 ◎
【数３３】 また、部分和ｆｉは下記式を満足する。 ◎
【数３４】 各基本的部分和ｆｉｊはビット順位ｊのレベルでビット
順位ｊの各々について下記式を満足する。 ◎
順位ｊの各々について下記式を満足する。 ◎
【数３５】 上記式において、ａｊ，ｂｋ，ｃｊは成分ａ，ｂあるい
は和ａ＋ｂを提供するパラメータｃのビット順位ｊに対
応する２進値を示している。各部分和ｆｉは、ｘｉおよ
びｙｉが２進変数であることを考慮し、４通りの値ａ，
ｂ，ｃ，０を採用する。ａおよびｂは所定の成分であ
り、本発明による方法においては、ｃを演算して本方法
を実行する。ビットレベルにおいて、各部分和ｆｉにお
けるビット順位ｊのビット、すなわち、各部分和ｆｉｊ
はａｊ，ｂｊ，ｃｊあるいは０のいずれかの値をとる。
定数ａｊ，ｂｊおよびｃｊは２進数であるから、下記の
通り、基本的部分和ｆｉｊを表現する８通りの値が存在
する。 ◎
は和ａ＋ｂを提供するパラメータｃのビット順位ｊに対
応する２進値を示している。各部分和ｆｉは、ｘｉおよ
びｙｉが２進変数であることを考慮し、４通りの値ａ，
ｂ，ｃ，０を採用する。ａおよびｂは所定の成分であ
り、本発明による方法においては、ｃを演算して本方法
を実行する。ビットレベルにおいて、各部分和ｆｉにお
けるビット順位ｊのビット、すなわち、各部分和ｆｉｊ
はａｊ，ｂｊ，ｃｊあるいは０のいずれかの値をとる。
定数ａｊ，ｂｊおよびｃｊは２進数であるから、下記の
通り、基本的部分和ｆｉｊを表現する８通りの値が存在
する。 ◎
【数３６】 本発明による方法を実施するために図４に示す符号化回
路により基本的部分和ｆｉｊを直接生成することが可能
である。この符号化回路は２進値ｘｉ，ｙｉの各々相異
なった組合せ、すなわち、ｘｉ．ｙｉ（ｘｉおよびｙｉ
の積），ｘｉの反転情報とｙｉの積、ｘｉとｙｉの反転
情報の積、およびｘｉの反転情報とｙｉの反転情報の積
を実現するのに適した論理回路を含んでいる。各乗算器
は、ａｊ，ｂｊ，ｃｊおよび０のうち対応するものを受
け取り、各々対応する基本的部分和ｆｉｊを表わす１ビ
ットを出力する。部分和ｆｉは各基本的部分和ｆｉｊを
表わす各ビットを集約することにより得られる。
路により基本的部分和ｆｉｊを直接生成することが可能
である。この符号化回路は２進値ｘｉ，ｙｉの各々相異
なった組合せ、すなわち、ｘｉ．ｙｉ（ｘｉおよびｙｉ
の積），ｘｉの反転情報とｙｉの積、ｘｉとｙｉの反転
情報の積、およびｘｉの反転情報とｙｉの反転情報の積
を実現するのに適した論理回路を含んでいる。各乗算器
は、ａｊ，ｂｊ，ｃｊおよび０のうち対応するものを受
け取り、各々対応する基本的部分和ｆｉｊを表わす１ビ
ットを出力する。部分和ｆｉは各基本的部分和ｆｉｊを
表わす各ビットを集約することにより得られる。
【０００８】一方、図２を参照して説明した本発明によ
る方法の実現は、以下説明するようにして本発明を具現
した特殊な回路においてクロックサイクル毎に１ビット
を処理することが可能であり、本発明による符号化方法
の有効な第２の実施例は変形したＢｏｏｔｈの符号化方
法（以下、ＭＢＥ法と称す）を用いることによりクロッ
クサイクル毎に２ビットを処理することを可能にする。
また、次元ｐが１である２ベクトルのスカラ積を演算す
る場合、すなわち、２ベクトルの積の演算、あるいは次
元ｐが１より大きいベクトル空間のサブセットであるａ
１＝ａおよびｘ１＝ｘを有する成分ａ．ｘを生じせしめ
るベクトルに演算を施す場合について図３を参照して説
明する。上述した本発明による符号化方法の実施例にお
いて、ｘ＝ｘ１である成分ｘは２個の相補対称なコード
を用いて符号化することができ、次のように表わされ
る。 ◎
る方法の実現は、以下説明するようにして本発明を具現
した特殊な回路においてクロックサイクル毎に１ビット
を処理することが可能であり、本発明による符号化方法
の有効な第２の実施例は変形したＢｏｏｔｈの符号化方
法（以下、ＭＢＥ法と称す）を用いることによりクロッ
クサイクル毎に２ビットを処理することを可能にする。
また、次元ｐが１である２ベクトルのスカラ積を演算す
る場合、すなわち、２ベクトルの積の演算、あるいは次
元ｐが１より大きいベクトル空間のサブセットであるａ
１＝ａおよびｘ１＝ｘを有する成分ａ．ｘを生じせしめ
るベクトルに演算を施す場合について図３を参照して説
明する。上述した本発明による符号化方法の実施例にお
いて、ｘ＝ｘ１である成分ｘは２個の相補対称なコード
を用いて符号化することができ、次のように表わされ
る。 ◎
【数３７】 そして、スカラ積を評価する関数は下記式を満足する。 ◎
【数３８】 上記数３７および３８の各評価関数は、ｉに基づく総和
を演算するものであるが、総和は偶数のｉに対応した成
分のみに適用される。上記評価関数の記載によれば、各
部分積和ｆｉは、ビット順位ｉ，ｉ＋１，ｉ＋２の連続
した３ビット上の１個の部分積に減少され、下記式を満
足する。 ◎
を演算するものであるが、総和は偶数のｉに対応した成
分のみに適用される。上記評価関数の記載によれば、各
部分積和ｆｉは、ビット順位ｉ，ｉ＋１，ｉ＋２の連続
した３ビット上の１個の部分積に減少され、下記式を満
足する。 ◎
【数３９】 各部分積和ｆｉは、上記成分ｘにおけるビット順位ｉ，
ｉ＋１，ｉ＋２に対応した値である２進変数ｘｉ，ｘｉ
＋１，ｘｉ＋２として、ｄ＝２ａ，ａ，０，−ａ，−ｄ
＝−２ａをとり得ることがわかる。図３に示すように、
各部分積ｆｉは順位ｊビットレベルでビットレベルの基
本的部分積ｆｉｊによって表現される。各々のビットレ
ベルの基本的部分積ｆｉｊは、各ビット順位ｊについ
て、値ａおよびｄの対応する２進値ａｊ，ｂｊにおいて
下記式を満足する。 ◎
ｉ＋１，ｉ＋２に対応した値である２進変数ｘｉ，ｘｉ
＋１，ｘｉ＋２として、ｄ＝２ａ，ａ，０，−ａ，−ｄ
＝−２ａをとり得ることがわかる。図３に示すように、
各部分積ｆｉは順位ｊビットレベルでビットレベルの基
本的部分積ｆｉｊによって表現される。各々のビットレ
ベルの基本的部分積ｆｉｊは、各ビット順位ｊについ
て、値ａおよびｄの対応する２進値ａｊ，ｂｊにおいて
下記式を満足する。 ◎
【数４０】 上記式において、パラメータＳｉ，ＮｉおよびＣｉは各
々下記式を満足する。 ◎
々下記式を満足する。 ◎
【数４１】 上記式において、Ｓｉはシフトチェックパラメータであ
り、ｆｉ＝｛−ｄｉ，ｄｉ｝である場合にはＳｉ＝１と
なり、そうでない場合にはＳｉ＝０となる。Ｎｉは非ゼ
ロチェックパラメータであり、ｆｉ＝｛−ｄ，−ａ，
ａ，ｄ｝である場合にはＮｉ＝１となり、そうでない場
合にはＮｉ＝０となる。Ｃｉ＝ｘｉにおけるＣｉは相補
対称制御パラメータであり、ｆｉ＝｛−ａ，−ｄ｝であ
る場合にＣｉ＝１となり、そうでない場合にＣｉ＝０と
なる。また、上記式における＋を丸で囲んだ符号は排他
的論理和演算子を意味する。上記Ｓｉ，Ｎｉ，Ｃｉにつ
いての表現は下記数４２における真理値表から得られ
る。 ◎
り、ｆｉ＝｛−ｄｉ，ｄｉ｝である場合にはＳｉ＝１と
なり、そうでない場合にはＳｉ＝０となる。Ｎｉは非ゼ
ロチェックパラメータであり、ｆｉ＝｛−ｄ，−ａ，
ａ，ｄ｝である場合にはＮｉ＝１となり、そうでない場
合にはＮｉ＝０となる。Ｃｉ＝ｘｉにおけるＣｉは相補
対称制御パラメータであり、ｆｉ＝｛−ａ，−ｄ｝であ
る場合にＣｉ＝１となり、そうでない場合にＣｉ＝０と
なる。また、上記式における＋を丸で囲んだ符号は排他
的論理和演算子を意味する。上記Ｓｉ，Ｎｉ，Ｃｉにつ
いての表現は下記数４２における真理値表から得られ
る。 ◎
【数４２】 なお、上記において符号？は任意の状態を示している。
【０００９】図５は、ＢＭＥ法を用いた２ベクトルの積
の演算を行う際に本発明による第２実施例を適用するた
めの回路のブロック図である。この回路は、成分ｘから
ビット順位ｉ，ｉ＋１，ｉ＋２に基づき上記パラメータ
Ｓｉ，Ｎｉ，Ｃｉを供給する変形Ｂｏｏｔｈエンコーダ
を含んでいる。この場合、変形Ｂｏｏｔｈエンコーダ
は、従来からある論理回路により、上述したパラメータ
が得られるような論理操作を行うように構成されてい
る。また、図５に示す回路は、ａｊと記された２進変数
あるいは成分ａのビット順位ｊのビットを受け取る複数
のマルチプレクサを含んでおり、ｊは０〜Ｎ−１の範囲
である。各マルチプレクサは各基本的積ｆｉｊを供給
し、部分積ｆｉは、図４における回路に示すように、基
本的部分積ｆｉｊを供給するマルチプレクサによって供
給されるビットを集約することによって得られる。次に
図６および７を参照し、同一次元ｐを有する２ベクトル
のスカラ積を決定するためのデジタル信号符号化回路を
さらに詳細に説明する。これらは各々図２および図３に
示された本発明による方法の具現に関するものである。
以下図６および７を参照して説明する本発明による回路
は、１個の特定の符号化回路を使用することにより、上
述した図２および図３におけるマルチプレクサの使用を
省略した点において有効である。図６に示すように、回
路は、部分和ｆｊの各ビット順位ｉのため、与えられた
成分ａｋのビット順位ｊにおける２進値ａｋｊを変化さ
せて２m通りの可能性を評価することにより、複数のビ
ットレベルの基本的部分和ｆｉｊを発生する論理符号化
回路１を含んでいる。本発明による符号化回路は、さら
に、与えられた成分ａｋにおいて各順位ｊのビットを論
理符号化回路１によって供給されるビットレベル部分和
ｆｉｊのみの１個１個の値に対応させるための内部接続
機能を発揮する少なくとも１個の次元２m、Ｎのマトリ
ックス２を有する。上述したように、ビットレベルの基
本的部分和ｆｉｊを提供する各ビットの集約により、こ
れらに対応する部分和ｆｉが決定される。上記方法を使
用した本発明によるデジタル信号符号化回路は、上述し
た図３および図４に示した態様と比較し、論理符号化回
路１における符号化処理を行っていることにより、接続
機能としての２次元マトリックスに置き換えることによ
ってマルチプレクサを省略した点に利点がある。
の演算を行う際に本発明による第２実施例を適用するた
めの回路のブロック図である。この回路は、成分ｘから
ビット順位ｉ，ｉ＋１，ｉ＋２に基づき上記パラメータ
Ｓｉ，Ｎｉ，Ｃｉを供給する変形Ｂｏｏｔｈエンコーダ
を含んでいる。この場合、変形Ｂｏｏｔｈエンコーダ
は、従来からある論理回路により、上述したパラメータ
が得られるような論理操作を行うように構成されてい
る。また、図５に示す回路は、ａｊと記された２進変数
あるいは成分ａのビット順位ｊのビットを受け取る複数
のマルチプレクサを含んでおり、ｊは０〜Ｎ−１の範囲
である。各マルチプレクサは各基本的積ｆｉｊを供給
し、部分積ｆｉは、図４における回路に示すように、基
本的部分積ｆｉｊを供給するマルチプレクサによって供
給されるビットを集約することによって得られる。次に
図６および７を参照し、同一次元ｐを有する２ベクトル
のスカラ積を決定するためのデジタル信号符号化回路を
さらに詳細に説明する。これらは各々図２および図３に
示された本発明による方法の具現に関するものである。
以下図６および７を参照して説明する本発明による回路
は、１個の特定の符号化回路を使用することにより、上
述した図２および図３におけるマルチプレクサの使用を
省略した点において有効である。図６に示すように、回
路は、部分和ｆｊの各ビット順位ｉのため、与えられた
成分ａｋのビット順位ｊにおける２進値ａｋｊを変化さ
せて２m通りの可能性を評価することにより、複数のビ
ットレベルの基本的部分和ｆｉｊを発生する論理符号化
回路１を含んでいる。本発明による符号化回路は、さら
に、与えられた成分ａｋにおいて各順位ｊのビットを論
理符号化回路１によって供給されるビットレベル部分和
ｆｉｊのみの１個１個の値に対応させるための内部接続
機能を発揮する少なくとも１個の次元２m、Ｎのマトリ
ックス２を有する。上述したように、ビットレベルの基
本的部分和ｆｉｊを提供する各ビットの集約により、こ
れらに対応する部分和ｆｉが決定される。上記方法を使
用した本発明によるデジタル信号符号化回路は、上述し
た図３および図４に示した態様と比較し、論理符号化回
路１における符号化処理を行っていることにより、接続
機能としての２次元マトリックスに置き換えることによ
ってマルチプレクサを省略した点に利点がある。
【００１０】図４において示した方法を具現する本発明
による符号化回路に関し、図６および図７を参照してさ
らに詳細に説明する。この場合、次元ｐが２であるベク
トルについて、あるいは次元ｐが２より大きいベクトル
空間のサブセットである成分ａ１＝ａ，ａ２＝ｂ，ｘ１
＝ｘ，ｘ２＝ｙから生じるベルトルについて、各ビット
レベルの基本的部分和ｆｉｊは各ビット順位ｊについて
上記式を満足する。上記式において、ａｊ，ｂｊ，ｃｊ
は成分ａ，ｂ，ｃにおける順位ｊに対応した２進値を示
す。この場合、図６および図７に示すように、論理符号
化回路１は、成分ｘ，ｙにおける順位ｉの２進変数ｘ
ｉ，ｙｉを受け取る入力回路１０を有する。図７に示す
ように、入力回路１０は、２進値ｘｉ，ｙｉの反転値を
発生する２個のインバータ１０１および１０２を有す
る。入力回路１０は２進変数ｘｉ，ｙｉおよびそれらの
反転値を出力する。さらに論理符号化回路１は、成分
ａ，ｂ，ｃの順位ｊに対応した値のため、ビットレベル
の基本的部分和ｆｉｊの２m＝８通りの可能な値を発生
するための論理ゲート１１を有する。論理ゲート１１
は、基本的部分和ｆｉｊに対応した値、すなわち、下記
のものを出力する。 ◎
による符号化回路に関し、図６および図７を参照してさ
らに詳細に説明する。この場合、次元ｐが２であるベク
トルについて、あるいは次元ｐが２より大きいベクトル
空間のサブセットである成分ａ１＝ａ，ａ２＝ｂ，ｘ１
＝ｘ，ｘ２＝ｙから生じるベルトルについて、各ビット
レベルの基本的部分和ｆｉｊは各ビット順位ｊについて
上記式を満足する。上記式において、ａｊ，ｂｊ，ｃｊ
は成分ａ，ｂ，ｃにおける順位ｊに対応した２進値を示
す。この場合、図６および図７に示すように、論理符号
化回路１は、成分ｘ，ｙにおける順位ｉの２進変数ｘ
ｉ，ｙｉを受け取る入力回路１０を有する。図７に示す
ように、入力回路１０は、２進値ｘｉ，ｙｉの反転値を
発生する２個のインバータ１０１および１０２を有す
る。入力回路１０は２進変数ｘｉ，ｙｉおよびそれらの
反転値を出力する。さらに論理符号化回路１は、成分
ａ，ｂ，ｃの順位ｊに対応した値のため、ビットレベル
の基本的部分和ｆｉｊの２m＝８通りの可能な値を発生
するための論理ゲート１１を有する。論理ゲート１１
は、基本的部分和ｆｉｊに対応した値、すなわち、下記
のものを出力する。 ◎
【数４３】 論理ゲート１１は、ＮＯＲゲートあるいはＮＡＮＤゲー
トあるいはＥＸＯＲゲートを用いて構成されている。
トあるいはＥＸＯＲゲートを用いて構成されている。
【００１１】次に図８および図９を参照し、図３を参照
して説明した方法を具現するのに適した符号化回路を詳
細に説明する。この場合、次元ｐが１であるベクトルに
ついて、あるいは次元ｐが１より大きいベクトル空間に
おける成分ａ１＝ａ，ｘ１＝ｘを生じるベルトルについ
て、各部分積和ｆｉは、成分ｘのビット順位ｉ，ｉ＋
１，Ｉ＋２の連続した３ビットに生成された部分積に減
少され、各部分積は、２進値ｘｉ，ｘｉ＋１，ｘｉ＋２
に対応した機能として、値ｄ＝２ａ，ａ，０，−ａ，−
ｄ＝−２ａをとり得る。図９に示すように、論理符号化
回路１は成分ｘの対応するビット順位をなす２進変数ｘ
ｉ，ｘｉ＋１，ｘｉ＋２を受け取る入力回路１０を有
し、該入力回路１０は２進変数ｘｉ，ｘｉ＋１，ｘｉ＋
２の反転値を各々生成する３個のインバータ１０１，１
０２，１０３を有する。入力回路１０は、上記２進値お
よびそれらの反転値を出力する。加えて論理符号化回路
１は、ａおよびｄの部分積のビット順位ｊの２進値の対
応する値のため、ビットレベルの基本的部分和ｆｉｊの
２m通りの可能な値を生成するための論理ゲート１１を
有する。論理ゲート１１は、下記真理値表から論理値ａ
ｊおよびｂｊについて決定されるビットレベルの基本的
部分和ｆｉｊを発生する。 ◎
して説明した方法を具現するのに適した符号化回路を詳
細に説明する。この場合、次元ｐが１であるベクトルに
ついて、あるいは次元ｐが１より大きいベクトル空間に
おける成分ａ１＝ａ，ｘ１＝ｘを生じるベルトルについ
て、各部分積和ｆｉは、成分ｘのビット順位ｉ，ｉ＋
１，Ｉ＋２の連続した３ビットに生成された部分積に減
少され、各部分積は、２進値ｘｉ，ｘｉ＋１，ｘｉ＋２
に対応した機能として、値ｄ＝２ａ，ａ，０，−ａ，−
ｄ＝−２ａをとり得る。図９に示すように、論理符号化
回路１は成分ｘの対応するビット順位をなす２進変数ｘ
ｉ，ｘｉ＋１，ｘｉ＋２を受け取る入力回路１０を有
し、該入力回路１０は２進変数ｘｉ，ｘｉ＋１，ｘｉ＋
２の反転値を各々生成する３個のインバータ１０１，１
０２，１０３を有する。入力回路１０は、上記２進値お
よびそれらの反転値を出力する。加えて論理符号化回路
１は、ａおよびｄの部分積のビット順位ｊの２進値の対
応する値のため、ビットレベルの基本的部分和ｆｉｊの
２m通りの可能な値を生成するための論理ゲート１１を
有する。論理ゲート１１は、下記真理値表から論理値ａ
ｊおよびｂｊについて決定されるビットレベルの基本的
部分和ｆｉｊを発生する。 ◎
【数４４】 図８に示された態様は、ａ＝１０１００１についての非
限定的な例を経て、記された値ａ＝１１０１００１につ
いて、および１０１００１０に等しい値ｄ＝２ａについ
て示されている。従来の方法によれば、Ｎビットに符号
化された値ａについて、負の値−ａは下記式を満足す
る。 ◎
限定的な例を経て、記された値ａ＝１１０１００１につ
いて、および１０１００１０に等しい値ｄ＝２ａについ
て示されている。従来の方法によれば、Ｎビットに符号
化された値ａについて、負の値−ａは下記式を満足す
る。 ◎
【数４５】 ここで、図６および図８に示された本発明による符号化
回路の各態様に使用される図９に示された２次元マトリ
ックスについて説明する。図１０は、この２次元マトリ
ックスを、２mの各入力端が１個のビットレベルの基本
的部分和ｆｉｊを受け取る第１実施例の非限定的な例に
ついて示している。マトリックスは入力端に接続された
導体と出力端に接続された導体との間のプログラマブル
なネットワークによって構成されている。ネットワーク
におけるポイントＰにおいて、対応する入力アドレスお
よび出力アドレス間に、該出力データを該入力データに
対応させる電気的な接続状態が形成される。出力端にお
いて値ｆｉｊ（０，０，０）を得るために、対応するポ
イントＰは図８に示すようにアドレスａ＝０，ｂ＝０，
ｃ＝０に設けられる。同様のことが、この図における対
応するポイントＰについて適用される。
回路の各態様に使用される図９に示された２次元マトリ
ックスについて説明する。図１０は、この２次元マトリ
ックスを、２mの各入力端が１個のビットレベルの基本
的部分和ｆｉｊを受け取る第１実施例の非限定的な例に
ついて示している。マトリックスは入力端に接続された
導体と出力端に接続された導体との間のプログラマブル
なネットワークによって構成されている。ネットワーク
におけるポイントＰにおいて、対応する入力アドレスお
よび出力アドレス間に、該出力データを該入力データに
対応させる電気的な接続状態が形成される。出力端にお
いて値ｆｉｊ（０，０，０）を得るために、対応するポ
イントＰは図８に示すようにアドレスａ＝０，ｂ＝０，
ｃ＝０に設けられる。同様のことが、この図における対
応するポイントＰについて適用される。
【００１２】図１１（ａ）〜（ｅ）は、ｑ＞１である場
合における次元２ｑを有する２ベクトルのスカラ積を演
算する装置のブロック図である。このため上述したよう
に、各ベクトルは次元が２のｑ個のサブベクトルに分解
され、固定の成分および可変の成分に関係する各サブベ
クトルの組は、例えば対応する部分和ｅｉ，ｆｉ，ｇｉ
あるいはｈｉを生成するため、図６、７あるいは図８、
９に示す本発明による符号化回路に処理される。上記部
分和の各々は図１１（ａ）〜（ｅ）に示す加算回路に供
給される。図１１（ａ）に示す加算回路は、２個の部分
和ｆｉおよびｆｇを加算するものであり、第１キャリ伝
達加算部ＣＰＡ１およびそれに続く第２キャリ伝達加算
部ＣＰＡ２によって構成され、第２キャリ加算部ＣＰＡ
２は、出力が加算部ＣＰＡ２の１つの入力端に接続され
たレジスタを介してループ接続されている。同様に図１
１（ｂ）は、２個の部分和ｆｉｊを加算する加算器を示
しており、この加算器は上記２個の部分和を受け取る第
１キャリ保持加算部ＣＳＡ１および第２キャリ保持加算
部ＣＳＡ２によって構成されている。第２キャリ保持加
算部ＣＳＡ２は、第１および第２の加算レジスタに接続
され、第２の加算レジスタは第１キャリ保持加算部ＣＳ
Ａ１および第２キャリ保持加算部ＣＳＡ２の両方にルー
プバックされている。２個の出力レジスタおよび１個の
加算回路は、部分和ｆｉ，ｇｉの加算結果を出力する。
第１の出力加算回路は第２キャリ保持加算部ＣＳＡ２の
出力の一方を保持し、第２の加算レジスタは他方の出力
を保持する。図１１（ｃ）〜（ｅ）は、４個の基本的部
分和ｆｉ，ｇｉ，ｈｉおよびｅｉを加算する部分和加算
回路の構成を示す。図１１（ｃ）において、これらの加
算回路はキャリ伝達加算器によって構成され、カスケー
ド接続されて上記部分和が入力される３個のキャリ伝達
加算器ＣＰＡ１，ＣＰＡ２およびＣＰＡ３と、第４のキ
ャリ伝達加算器ＣＰＡ４とが設けられており、図１１
（ａ）と同様、第４のキャリ伝達加算器ＣＰＡ４の出力
は出力レジスタを介して自身の入力にループバックされ
ている。これに対し、図１１（ｄ）および（ｅ）におい
ては、加算回路は、上記部分和を受け取る３個のキャリ
保持加算器ＣＳＡ１，ＣＳＡ２およびＣＳＡ３と、図１
１（ｂ）に示すものと同様な仕方でそれに続く、キャリ
保持加算器ＣＳＡ４とが設けられており、キャリ保持加
算器ＣＳＡ４の出力は第１および第２の加算レジスタに
接続され、これらを介して２個の出力レジスタ３および
４へと接続されている。図１１（ａ）〜（ｅ）に示され
た加算回路は、部分和ｆｉ，ｇｉ，ｈｉおよびｅｉを加
算するワードレベルの加算回路を構成していることが理
解されよう。
合における次元２ｑを有する２ベクトルのスカラ積を演
算する装置のブロック図である。このため上述したよう
に、各ベクトルは次元が２のｑ個のサブベクトルに分解
され、固定の成分および可変の成分に関係する各サブベ
クトルの組は、例えば対応する部分和ｅｉ，ｆｉ，ｇｉ
あるいはｈｉを生成するため、図６、７あるいは図８、
９に示す本発明による符号化回路に処理される。上記部
分和の各々は図１１（ａ）〜（ｅ）に示す加算回路に供
給される。図１１（ａ）に示す加算回路は、２個の部分
和ｆｉおよびｆｇを加算するものであり、第１キャリ伝
達加算部ＣＰＡ１およびそれに続く第２キャリ伝達加算
部ＣＰＡ２によって構成され、第２キャリ加算部ＣＰＡ
２は、出力が加算部ＣＰＡ２の１つの入力端に接続され
たレジスタを介してループ接続されている。同様に図１
１（ｂ）は、２個の部分和ｆｉｊを加算する加算器を示
しており、この加算器は上記２個の部分和を受け取る第
１キャリ保持加算部ＣＳＡ１および第２キャリ保持加算
部ＣＳＡ２によって構成されている。第２キャリ保持加
算部ＣＳＡ２は、第１および第２の加算レジスタに接続
され、第２の加算レジスタは第１キャリ保持加算部ＣＳ
Ａ１および第２キャリ保持加算部ＣＳＡ２の両方にルー
プバックされている。２個の出力レジスタおよび１個の
加算回路は、部分和ｆｉ，ｇｉの加算結果を出力する。
第１の出力加算回路は第２キャリ保持加算部ＣＳＡ２の
出力の一方を保持し、第２の加算レジスタは他方の出力
を保持する。図１１（ｃ）〜（ｅ）は、４個の基本的部
分和ｆｉ，ｇｉ，ｈｉおよびｅｉを加算する部分和加算
回路の構成を示す。図１１（ｃ）において、これらの加
算回路はキャリ伝達加算器によって構成され、カスケー
ド接続されて上記部分和が入力される３個のキャリ伝達
加算器ＣＰＡ１，ＣＰＡ２およびＣＰＡ３と、第４のキ
ャリ伝達加算器ＣＰＡ４とが設けられており、図１１
（ａ）と同様、第４のキャリ伝達加算器ＣＰＡ４の出力
は出力レジスタを介して自身の入力にループバックされ
ている。これに対し、図１１（ｄ）および（ｅ）におい
ては、加算回路は、上記部分和を受け取る３個のキャリ
保持加算器ＣＳＡ１，ＣＳＡ２およびＣＳＡ３と、図１
１（ｂ）に示すものと同様な仕方でそれに続く、キャリ
保持加算器ＣＳＡ４とが設けられており、キャリ保持加
算器ＣＳＡ４の出力は第１および第２の加算レジスタに
接続され、これらを介して２個の出力レジスタ３および
４へと接続されている。図１１（ａ）〜（ｅ）に示され
た加算回路は、部分和ｆｉ，ｇｉ，ｈｉおよびｅｉを加
算するワードレベルの加算回路を構成していることが理
解されよう。
【００１３】図１２および１３を参照し、ｎ×ｐマトリ
ックスおよび次元ｐのベクトルの積を図６あるいは７に
示す本発明による符号化回路によって演算することによ
り、ＤＣＴを得るデータ処理回路の実施例を詳細に説明
する。以下では、ＤＣＴはリアルタイムでのデータ圧縮
あるいはイメージ符号化に適用される。これらのタイプ
の処理のビデオ信号処理に対する応用の重要性の増大に
より、要求される性能レベルに達するためにはＤＣＴを
実行する高速集積回路が必要であるからである。現今
は、例えばＩｎｍｏｓ，ＳＧＳ−Ｔｈｏｍｓｏｎ，Ｍａ
ｔｒａ Ｈａｒｒｉｓ等のメーカによりＤＣＴを実行す
る多数の集積回路が提供されている。そして、ＤＣＴを
実行する最高のクロックレートは２７ＭＨｚと言われて
いる。本発明による符号化回路は、ＤＣＴを実行するＶ
ＬＳＩ（超大規模集積回路）を構成する。特に本発明に
よる回路は、ＤＣＴ実行のための集積回路を形成するた
めの面積を少なくし、かつ、非常に速い処理速度を可能
にするものである。こういった用法は、本質的に本発明
による符号化回路の直接的な応用に基づくものである。
上述したように、ＤＣＴ実行用集積回路は、一定の変換
長のための一定の変換用係数マトリックスの適用に基づ
くものである。従って、本発明によれば、回路全体の論
理設計が簡単化される。また、以下の説明により、キャ
リ保持加算器が演算速度を著しく向上させることが理解
されよう。長さＮのＤＣＴは次式によって定義される。 ◎
ックスおよび次元ｐのベクトルの積を図６あるいは７に
示す本発明による符号化回路によって演算することによ
り、ＤＣＴを得るデータ処理回路の実施例を詳細に説明
する。以下では、ＤＣＴはリアルタイムでのデータ圧縮
あるいはイメージ符号化に適用される。これらのタイプ
の処理のビデオ信号処理に対する応用の重要性の増大に
より、要求される性能レベルに達するためにはＤＣＴを
実行する高速集積回路が必要であるからである。現今
は、例えばＩｎｍｏｓ，ＳＧＳ−Ｔｈｏｍｓｏｎ，Ｍａ
ｔｒａ Ｈａｒｒｉｓ等のメーカによりＤＣＴを実行す
る多数の集積回路が提供されている。そして、ＤＣＴを
実行する最高のクロックレートは２７ＭＨｚと言われて
いる。本発明による符号化回路は、ＤＣＴを実行するＶ
ＬＳＩ（超大規模集積回路）を構成する。特に本発明に
よる回路は、ＤＣＴ実行のための集積回路を形成するた
めの面積を少なくし、かつ、非常に速い処理速度を可能
にするものである。こういった用法は、本質的に本発明
による符号化回路の直接的な応用に基づくものである。
上述したように、ＤＣＴ実行用集積回路は、一定の変換
長のための一定の変換用係数マトリックスの適用に基づ
くものである。従って、本発明によれば、回路全体の論
理設計が簡単化される。また、以下の説明により、キャ
リ保持加算器が演算速度を著しく向上させることが理解
されよう。長さＮのＤＣＴは次式によって定義される。 ◎
【数４６】 ただし、Ｃ0＝１／√２であり、０以外のｉに関し、Ｃ
ｉ＝１である。本発明によるＤＣＴ実行においては、図
１２および１３に示すように、本発明による符号化回路
は順位ｒおよびｓの可変成分、すなわち、成分ｘｒおよ
びｘｓの加算を行うための第１パス１０００を構成する
ように機能している。ここで、ｒ＋ｓ＝ｐである。ま
た、ｒ＋ｓ＝ｐである成分ｒおよびｓの差に対応した第
２パス２０００が構成されている。第１および第２のパ
スの各々は、各々が本発明による符号化回路によって構
成された多数の基本的パスに分割される。また、各基本
的パスにおける本発明による符号化回路の２次元マトリ
ックスを構成するネットワーク２からの出力は、加算回
路３、すなわち、図１１を参照して説明した加算回路の
１つに接続される。図１２および１３を参照し、さらに
長さ８のＤＣＴについて説明する。長さ８のＤＣＴは、
次に積変換により表わされる。 ◎
ｉ＝１である。本発明によるＤＣＴ実行においては、図
１２および１３に示すように、本発明による符号化回路
は順位ｒおよびｓの可変成分、すなわち、成分ｘｒおよ
びｘｓの加算を行うための第１パス１０００を構成する
ように機能している。ここで、ｒ＋ｓ＝ｐである。ま
た、ｒ＋ｓ＝ｐである成分ｒおよびｓの差に対応した第
２パス２０００が構成されている。第１および第２のパ
スの各々は、各々が本発明による符号化回路によって構
成された多数の基本的パスに分割される。また、各基本
的パスにおける本発明による符号化回路の２次元マトリ
ックスを構成するネットワーク２からの出力は、加算回
路３、すなわち、図１１を参照して説明した加算回路の
１つに接続される。図１２および１３を参照し、さらに
長さ８のＤＣＴについて説明する。長さ８のＤＣＴは、
次に積変換により表わされる。 ◎
【数４７】 ◎
【数４８】 上記表現により、一般的な長さＭのＤＣＴについては、
２個のＭ×Ｎ次元マトリックスとＭ次元のベクトルとの
積により演算されることが理解されよう。特に図１３に
示すように、第１パス１０００の各基本的パス１００
１、１００２は可変成分ｘ０，ｘ７；ｘ１，ｘ６および
ｘ２，ｘ５；ｘ３，ｘ４を並列に受け取る２個の加算回
路と、回路構成が図６を参照して説明した回路構成に対
応した４個のプログラマブルアレイ１，２，２，２，２
を有する回路とを有する。各回路において、各プリグラ
マブルアレイは演算サブマトリックスのｐ／２行成分に
よって構成される所定の成分に対応している。従って、
このことは上記演算式に係る入力要素ｘ０〜ｘ７に乗算
される所定要素のベクトルを構成する各マトリックスル
の１行のスカラ積の演算を減少せしめる。また、第２パ
ス２０００における各基本的パス２００１および２００
２は、可変要素ｘ４，ｘ３；ｘ２，ｘ５およびｘ１，ｘ
６；ｘ０，ｘ７を各々受け取る２個並列の減算器と、４
個のプログラマブルアレイ１，２，２，２，２を有する
回路とを有し、各プログラマブルアレイは演算サブマト
リックスのｐ／２行成分によって構成される所定の成分
に対応している。最後に、第１および第２のパス１００
０および２０００の各々は、ｐ／２＝４個の加算器３を
各々有しており、これらの加算器３の入力端は対応する
基本的パスにおけるプログラムアレイ２の対応する１つ
からの出力を受け取る。図１２に示す態様において、１
サイクル当り１ビットを処理する場合、次元２のスカラ
積評価関数は下記のように表わされる。 ◎
２個のＭ×Ｎ次元マトリックスとＭ次元のベクトルとの
積により演算されることが理解されよう。特に図１３に
示すように、第１パス１０００の各基本的パス１００
１、１００２は可変成分ｘ０，ｘ７；ｘ１，ｘ６および
ｘ２，ｘ５；ｘ３，ｘ４を並列に受け取る２個の加算回
路と、回路構成が図６を参照して説明した回路構成に対
応した４個のプログラマブルアレイ１，２，２，２，２
を有する回路とを有する。各回路において、各プリグラ
マブルアレイは演算サブマトリックスのｐ／２行成分に
よって構成される所定の成分に対応している。従って、
このことは上記演算式に係る入力要素ｘ０〜ｘ７に乗算
される所定要素のベクトルを構成する各マトリックスル
の１行のスカラ積の演算を減少せしめる。また、第２パ
ス２０００における各基本的パス２００１および２００
２は、可変要素ｘ４，ｘ３；ｘ２，ｘ５およびｘ１，ｘ
６；ｘ０，ｘ７を各々受け取る２個並列の減算器と、４
個のプログラマブルアレイ１，２，２，２，２を有する
回路とを有し、各プログラマブルアレイは演算サブマト
リックスのｐ／２行成分によって構成される所定の成分
に対応している。最後に、第１および第２のパス１００
０および２０００の各々は、ｐ／２＝４個の加算器３を
各々有しており、これらの加算器３の入力端は対応する
基本的パスにおけるプログラムアレイ２の対応する１つ
からの出力を受け取る。図１２に示す態様において、１
サイクル当り１ビットを処理する場合、次元２のスカラ
積評価関数は下記のように表わされる。 ◎
【数４９】 ２個のスカラ積評価関数は各々可変要素ｘ０〜ｘ７に係
る上記マトリックスＡあるいはＢの第１行からの２個の
係数のサブセットを考慮することに対応している。そし
て、スカラ積評価関数は以下のように表わされる。 ◎
る上記マトリックスＡあるいはＢの第１行からの２個の
係数のサブセットを考慮することに対応している。そし
て、スカラ積評価関数は以下のように表わされる。 ◎
【数５０】 この式において、ｆｉおよびｇｉはパス１０００および
２０００における第１および第２の基本的パス１００１
＆２００２および１００２＆２００２のアレイ２によっ
て供給される部分和を示す。結果ｙ０，ｙ２，ｙ４＆ｙ
６およびｙ１，ｙ３，ｙ５＆ｙ７に各々対応したサブベ
クトルおよび可変要素の各積は、図１１（ａ）に示すよ
うに加算回路３を介して得られる。プログラマブルアレ
イ２は所定成分の値を提供する対応する係数の機能がプ
ログラムされている。図１３に示すＤＣＴ処理回路の態
様は、１サイクル当り２ビットの処理という点で相違し
ている。この場合、図３に示す本発明による方法および
それに対応する図７に示す符号化装置の具現に関し、ス
カラ積評価関数は下記のように表わされる。 ◎
２０００における第１および第２の基本的パス１００１
＆２００２および１００２＆２００２のアレイ２によっ
て供給される部分和を示す。結果ｙ０，ｙ２，ｙ４＆ｙ
６およびｙ１，ｙ３，ｙ５＆ｙ７に各々対応したサブベ
クトルおよび可変要素の各積は、図１１（ａ）に示すよ
うに加算回路３を介して得られる。プログラマブルアレ
イ２は所定成分の値を提供する対応する係数の機能がプ
ログラムされている。図１３に示すＤＣＴ処理回路の態
様は、１サイクル当り２ビットの処理という点で相違し
ている。この場合、図３に示す本発明による方法および
それに対応する図７に示す符号化装置の具現に関し、ス
カラ積評価関数は下記のように表わされる。 ◎
【数５１】 上記式において、ｆｉ，ｇｉ，ｈｉおよびｅｉはサブベ
クトルｆ，ｇ，ｈおよびｅの部分和を示していることが
理解されよう。上述した図１３に示すように、第１パス
１０００における各基本的パスは、４個の基本的パス１
００１〜１００４を具備しており、各基本的パスは可変
要素ｘ０，ｘ７；ｘ１，ｘ６およびｘ２，ｘ５；ｘ３，
ｘ４を並列に受け取る２個カスケード接続された加算回
路を有している。上記カスケード接続された加算回路
は、対応する加算ｘ０＋ｘ７，ｘ１＋ｘ６，ｘ２＋ｘ５
およびｘ３＋ｘ４に係る順位の連続した３ビットを供給
する。また、各基本的パスは、４個のプログラマブルア
レイ１，２，２，２，２によって構成される回路を含ん
でおり、各プログラマブルアレイ２は演算におけるサブ
マトリックスのｐ／２行成分によって構成される所定の
成分に対応している。同様に、第２のパス２０００は４
個の基本的パス２００１〜２００４を具備しており、各
基本的パスは対応する差ｘ４−ｘ３，ｘ５−ｘ２，ｘ１
−ｘ６およびｘ７−ｘ０に係る順位の連続した３ビット
を並列に出力する２個カスケード接続された減算器を有
する。上記基本的パスの各々はまた、４個のプログラマ
ブルアレイ１，２，２，２，２によって構成される回路
を具備し、各プログラマブルアレイは演算におけるサブ
マトリックスのｐ／２行成分によって構成される所定の
成分に対応している。また、図１２に示す態様と同様、
第１および第２のパスの各々は、ｐ／２＝４個の加算回
路３を具備しており、これらの加算回路３の各々には各
基本的パスにおける対応する１つのプログラマブルアレ
イの出力が入力される。
クトルｆ，ｇ，ｈおよびｅの部分和を示していることが
理解されよう。上述した図１３に示すように、第１パス
１０００における各基本的パスは、４個の基本的パス１
００１〜１００４を具備しており、各基本的パスは可変
要素ｘ０，ｘ７；ｘ１，ｘ６およびｘ２，ｘ５；ｘ３，
ｘ４を並列に受け取る２個カスケード接続された加算回
路を有している。上記カスケード接続された加算回路
は、対応する加算ｘ０＋ｘ７，ｘ１＋ｘ６，ｘ２＋ｘ５
およびｘ３＋ｘ４に係る順位の連続した３ビットを供給
する。また、各基本的パスは、４個のプログラマブルア
レイ１，２，２，２，２によって構成される回路を含ん
でおり、各プログラマブルアレイ２は演算におけるサブ
マトリックスのｐ／２行成分によって構成される所定の
成分に対応している。同様に、第２のパス２０００は４
個の基本的パス２００１〜２００４を具備しており、各
基本的パスは対応する差ｘ４−ｘ３，ｘ５−ｘ２，ｘ１
−ｘ６およびｘ７−ｘ０に係る順位の連続した３ビット
を並列に出力する２個カスケード接続された減算器を有
する。上記基本的パスの各々はまた、４個のプログラマ
ブルアレイ１，２，２，２，２によって構成される回路
を具備し、各プログラマブルアレイは演算におけるサブ
マトリックスのｐ／２行成分によって構成される所定の
成分に対応している。また、図１２に示す態様と同様、
第１および第２のパスの各々は、ｐ／２＝４個の加算回
路３を具備しており、これらの加算回路３の各々には各
基本的パスにおける対応する１つのプログラマブルアレ
イの出力が入力される。
【００１４】図１２および１３に示すＤＣＴ処理回路の
構成は、さらにサイズの大きなＤＣＴ処理に容易に適用
され得る。長さ１６のＤＣＴについては特に有効な状況
が生じる。従来においては、処理はクロックサイクル当
り１ビットで実行された。この場合、図１３に示す構成
と同様な構成が用いられる。各入力は次元８のスカラ積
に対応し、４入力の加算回路を使用することが必要であ
る。合計１６個の４入力加算回路および８個の符号化回
路が要求される。本発明においては、長さ２ＭのＤＣＴ
処理を行うについて、１サイクル当り１ビットを処理す
るためには、Ｍ／２入力の２Ｍ個の加算回路およびＭ個
の符号化回路が必要である。最後に、ＤＣＴ演算が行わ
れる精度が変換長さよりも大きい場合にはクロックサイ
クル当り２ビットの処理が有効である。この場合、図１
３に示すような構成を用いることが可能になる。長さ２
ＭのＤＣＴを行うためには、２Ｍ個のＭ入力の加算回路
および２Ｍ個の符号化回路が要求される。２ベクトルの
スカラ積を決定するためのデジタル信号に対する応用の
ための特に高性能な符号化方法および回路について説明
した。本方法の実現は、要求されるハードウェアの著し
い低減を招く。キャリ保持加算器の使用と関連したハー
ドウェアは、被処理データに係るクリティカルパス長を
減少せしめ、演算速度の著しい増大が実現される。本発
明による符号化方法および回路は、従来のプロセッサに
比べて処理速度が勝っているため、デジタル画像データ
の処理およびデジタルデータ圧縮に特に適している。
構成は、さらにサイズの大きなＤＣＴ処理に容易に適用
され得る。長さ１６のＤＣＴについては特に有効な状況
が生じる。従来においては、処理はクロックサイクル当
り１ビットで実行された。この場合、図１３に示す構成
と同様な構成が用いられる。各入力は次元８のスカラ積
に対応し、４入力の加算回路を使用することが必要であ
る。合計１６個の４入力加算回路および８個の符号化回
路が要求される。本発明においては、長さ２ＭのＤＣＴ
処理を行うについて、１サイクル当り１ビットを処理す
るためには、Ｍ／２入力の２Ｍ個の加算回路およびＭ個
の符号化回路が必要である。最後に、ＤＣＴ演算が行わ
れる精度が変換長さよりも大きい場合にはクロックサイ
クル当り２ビットの処理が有効である。この場合、図１
３に示すような構成を用いることが可能になる。長さ２
ＭのＤＣＴを行うためには、２Ｍ個のＭ入力の加算回路
および２Ｍ個の符号化回路が要求される。２ベクトルの
スカラ積を決定するためのデジタル信号に対する応用の
ための特に高性能な符号化方法および回路について説明
した。本方法の実現は、要求されるハードウェアの著し
い低減を招く。キャリ保持加算器の使用と関連したハー
ドウェアは、被処理データに係るクリティカルパス長を
減少せしめ、演算速度の著しい増大が実現される。本発
明による符号化方法および回路は、従来のプロセッサに
比べて処理速度が勝っているため、デジタル画像データ
の処理およびデジタルデータ圧縮に特に適している。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、２ベクトルのスカラ積を決定するためのデジタル信
号の符号化を簡単な回路構成で高速に実行することがで
きるという効果がある。
ば、２ベクトルのスカラ積を決定するためのデジタル信
号の符号化を簡単な回路構成で高速に実行することがで
きるという効果がある。
【図１】 この発明による方法の一般的な構成を要約し
た図である。
た図である。
【図２】 この発明による方法を要約したものであり、
特に１クロック当り１ビットのレートで演算される２次
元のベクトル演算に本発明を適用した場合の符号化方法
を示す図である。
特に１クロック当り１ビットのレートで演算される２次
元のベクトル演算に本発明を適用した場合の符号化方法
を示す図である。
【図３】 この発明による方法を要約したものであり、
特に１クロック当り２ビットのレートで２個の積が演算
される１次元のベクトル演算に本発明を適用した場合の
符号化方法を示す図である。
特に１クロック当り２ビットのレートで２個の積が演算
される１次元のベクトル演算に本発明を適用した場合の
符号化方法を示す図である。
【図４】 図２に示す方法を用いた符号化回路を示す図
である。
である。
【図５】 図３に示す方法を用いた符号化回路を示す図
である。
である。
【図６】 図２に示す方法を用いた符号化回路を示す図
である。
である。
【図７】 図２に示す方法を用いた符号化回路を示す図
である。
である。
【図８】 図３に示す方法を用いた符号化回路を示す図
である。
である。
【図９】 図３に示す方法を用いた符号化回路を示す図
である。
である。
【図１０】 図６および図８の構成を詳細に示す図であ
る。
る。
【図１１】 ２個の部分和を結合する回路の構成を示す
と共に２個の成分から生成したベクトルに係る部分和ｆ
ｉ，ｇｉ，ｈｉ，ｅｉを示す図である。
と共に２個の成分から生成したベクトルに係る部分和ｆ
ｉ，ｇｉ，ｈｉ，ｅｉを示す図である。
【図１２】 図２に示された本発明による方法の成分
｛ａｋ｝ｋ＝１〜ｐとして作用するＤＣＴマトリックス
の係数を有し、ＤＣＴによりデジタル画像処理を行うシ
ステムの構成を示すブロック図である。
｛ａｋ｝ｋ＝１〜ｐとして作用するＤＣＴマトリックス
の係数を有し、ＤＣＴによりデジタル画像処理を行うシ
ステムの構成を示すブロック図である。
【図１３】 図２に示された本発明による方法の成分
｛ａｋ｝ｋ＝１〜ｐとして作用するＤＣＴマトリックス
の係数を有し、ＤＣＴによりデジタル画像処理を行うシ
ステムの構成を示すブロック図である。
｛ａｋ｝ｋ＝１〜ｐとして作用するＤＣＴマトリックス
の係数を有し、ＤＣＴによりデジタル画像処理を行うシ
ステムの構成を示すブロック図である。
ｘｋ 可変成分 ａｋ 所定の成分 ｆｉ 部分積和 ｆｉｊ ビットレベルの基本的部分和
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/41 Ｂ 9070−5Ｃ
Claims (11)
- 【請求項１】 一方のベクトルは所定の成分｛ａｋ｝を
有し、他方のベクトルはＮビットに符号化された可変の
成分｛ｘｋ｝を有する同一次元ｐの２ベクトルのスカラ
積を決定するためのデジタル信号の符号化を行う方法に
おいて、該方法は、◎ 【数１】 によって表現されるスカラ積関数を実現するものであ
り、 各部分積和ｆｉが、２進変数｛ｘｋｉ｝の各値に依存
し、ｍ通りの可能な値を有する固定成分｛ａｋ｝の各値
のうちの１つをとるように、前記スカラ積関数を２進変
数｛ｘｋｉ｝の部分積和ｆｉによって表現し、 各ビット順位ｊについて、ビットレベルの基本的部分和
ｆｉｊが、前記２進変数｛ｘｋｉ｝の値に依存してビッ
ト順位に対応した値ａｋｊの１つをとるように、各部分
積和ｆｉをビットレベルの基本的部分和ｆｉｊによって
表現し、 ２進値ａｋｊを変化させて２m通りの可能性を評価する
ことによって前記ビットレベルの基本的部分和ｆｉｊを
演算し、各ビットレベルの基本的部分和ｆｉｊに基づい
て演算されるべき各部分積和ｆｉを得ることを特徴とす
る符号化方法 - 【請求項２】 次元ｐが２であるベクトルの演算、ある
いは次元ｐが２より大きいベクトル空間のサブセットを
構成するａ１＝ａ，ａ２＝ｂ，ｘ１＝ｘ，ｘ２＝ｙであ
る２成分ａ，ｂ；ｘ，ｙを各々有するベクトルの演算を
目的とし、 ｘ，ｙをｘ，ｙに対応した２進値ｘｉ，ｙｉにより、 ◎ 【数２】 と表現し、上記式において、ｘ，ｙは、 ◎ 【数３】 を満たし、前記部分積和ｆｉを、 ◎ 【数４】 と表わし、上記式においてｃ＝ａ＋ｂであり、各ビット
に対応したビットレベルの基本的部分和は各ビット順位
ｊについて、 ◎ 【数５】 を満たし、上記式においてａｊ，ｂｊ，ｃｊは対応する
２進値を示すことを特徴とする請求項１記載の符号化方
法 - 【請求項３】 次元ｐ＝１のベクトルあるいは次元ｐが
１より大きいベクトル空間のサブセットを構成するａ１
＝ａ，ｘ１＝ｘであり、可変成分ｘはＮビットに符号化
された成分ａ；ｘを有するベクトルについての演算を行
うため、スカラ積はａ，ｘ成分に関して演算され、スカ
ラ積関数ｆを得るため、ｘは、 ◎ 【数６】 と表現され、上記におけるｉはＮビットにおける符号化
されたビットの順位を示し、ｘｉ，ｘｉ＋１およびｘｉ
＋２は対応する２進値を示し、スカラ積関数ｆは、 ◎ 【数７】 と表現され、 上記においてｆｉ＝（−ｘｉ ＋ ｘｉ＋
１ ＋ ｘｉ＋２）・ａは順位ｉ，ｉ＋１，ｉ＋２の連続
した３ビットの部分和にまとめられた部分積和を示し、
各部分積ｆｉは値｛ｄ＝２ａ，ａ，０，−ａ，−ｄ＝−
２ａ｝を対応する２進積としてとり得、前記ビットレベ
ルの基本的積ｆｉｊは値ａおよびｄにおける順位ｊに対
応した各２進値ａｊおよびｄｊについて次の式を満た
し、 ◎ 【数８】 上記式において、 ◎ 【数９】 であり、Ｓｉはシフトチェックパラメータであり、 ◎ 【数１０】 を満足し、Ｎｉは非ゼロチェックパラメータであり、 ◎ 【数１１】 を満足し、Ｃｉは相補対称制御パラメータであり、 ◎ 【数１２】 を満足し、丸囲みの＋表示は排他的論理和演算子を示す
ことを特徴とする請求項１記載の方法 - 【請求項４】 一方が所定の成分｛ａｋ｝ｋ＝１〜ｐを
有し、他方がＮビットに符号化された可変の成分｛ｘ
ｋ｝ｋ＝１〜ｐを有する２ベクトルのスカラ積を決定す
るためのデジタル信号の符号化を行うための回路であっ
て、 スカラ積の値は下記スカラ積関数によって表現され、 ◎ 【数１３】 ２進変数ｘｋｉの部分和ｆｉの形式にまとめられ、各部
分和ｆｉはｍ通りの可能な値を有する前記２進変数の各
値に依存した固定の成分ａｋの値の１つをとり、 前記部分和ｆｊの順位ｊの各ビットについて、前記２進
値｛ｘｋｉ｝に基づいて、所定の成分｛ａｋ｝ｋ＝１〜
ｐの順位ｊビットの２進値ａｋｊを変化させて２m通り
の可能性を評価することにより、複数のビットレベルの
基本的部分和ｆｉｊを生成する論理符号化手段（１）
と、 所定の成分ａｋの順位ｊの各ビットを、ビットレベルの
基本的部分和ｆｉｊが対応する部分和ｆｉを規定するよ
うに、ビットレベルの基本的部分和ｆｉｊの１個１個の
値に対応させる次元２m，Ｎの少なくとも１個の接続マ
トリックスとを具備することを特徴とする符号化回路 - 【請求項５】 次元ｐが２であるベクトルに対し、ある
いは次元ｐが２より大きいベクトル空間のサブセットを
構成する２個の成分ａ１＝ａ，ａ２＝ｂ；およびｘ１＝
ｘ，ｘ２＝ｙを有するベクトルに対しての回路であり、 ◎ 【数１４】 であり、上記式においてｘｉ，ｙｉは変数ｘ，ｙにおけ
る順位ｉのビットの２進値であり、部分積和ｆｉは、 ◎ 【数１５】 ◎ 【数１６】 を満たし、上記においてｃ＝ａ＋ｂであり、順位ｊの各
ビットのビットレベルの各基本的部分和は、 ◎ 【数１７】 を満たし、上記においてａｊ，ｂｊ，ｃｊは成分ａ，
ｂ，ｃの順位ｊに対応した２進値を示し、 前記論理符号化手段（１）は、成分ｘ，ｙの順位ｉの２
進値ｘｉ，ｙｉを受け取る入力回路（１０）を具備し、
該入力回路（１０）は２進値ｘｉ，ｙｉの反転値を生成
する２個のインバータを有し、前記２進値ｘｉ，ｙｉお
よびそれらの反転値を出力し、 さらに前記論理符号化手段は、所定の成分ａ，ｂ，ｃの
順位ｊの２進値の対応した値について、ビットレベルの
基本的部分和ｆｉｊの２m＝８通りの可能な値を発生
し、 ◎ 【数１８】 を出力する複数の論理ゲートとを具備することを特徴と
する請求項４記載の回路 - 【請求項６】 次元ｐが１であるベクトルに対し、ある
いは次元ｐが１より大きいベクトル空間のサブセットを
構成する１個の成分ａ１＝ａ，ｘ１＝ｘを有するベクト
ルに対しての回路であり、可変成分ｘはＮビットに符号
化され、 ◎ 【数１９】 と表わされ、上記においてｉはＮビット符号化における
順位を示し、ｘｉ，ｘｉ＋１，ｘｉ＋２はそれに対応す
る２進値であり、スカラ積関数ｆは、 ◎ 【数２０】 と表わされ、上記においてｆ＝（−ｘｉ ＋ ｘｉ＋１
＋ ｘｉ＋２）・ａは順位ｉ，ｉ＋１，ｉ＋２の連続し
た３ビットの部分積にまとめられた部分積和を示し、各
部分積は対応する２進値の機能として値｛ｄ＝２ａ，
ａ，０，−ａ，−ｄ＝２ａ｝をとることが可能であり、 前記論理符号化手段（１）は、 変数ｘの対応する順位の２進値ｘｉ，ｘｉ＋１，ｘｉ＋
２を受け取る入力回路（１０）であって、ｘｉ，ｘｉ＋
１，ｘｉ＋２の反転値を発生する３個のインバータを有
し、前記２進値ｘｉ，ｘｉ＋１，ｘｉ＋２およびそれら
の反転値を出力する入力回路（１０）と、 ａおよびｄの部分積の順位ｊの２進値の対応する値につ
いて発生されるべきビットレベルの基本的部分和ｆｉｊ
の２m＝４通り可能な値を実現し、ビットレベルの基本
的部分和ｆｉｊとして ◎ 【数２１】 を出力する複数の論理ゲートとを具備することを特徴と
する請求項４記載の回路 - 【請求項７】 前記マトリックスは２m個の入力端およ
びＮ個の出力端を有し、前記２m個の入力端の各々は部
分和あるいはビットレベルの積ｆｉｊを受け取り、前記
マトリックスは前記入力端に接続される導体と前記出力
端に接続される導体との間のプログラマブルアレイを構
成し、各出力が入力値に対応するように、該当する入力
および出力アドレスにネットワークノード（Ｐ）が形成
されることを特徴とする請求項４乃至６のいずれかに記
載の回路 - 【請求項８】 次元が２ｑおよび１である２ベルトルの
スカラ積を演算する装置のための請求項４乃至７のいず
れかに記載の複数の回路の使用方法であって、各ベクト
ルは次元が２のｑ個のサブベクトルに分割され、所定の
成分および可変の成分に関係するサブベクトルの各組は
前記回路の１つに従属し、加算回路に入力されるべき対
応する部分和ｅｉ，ｈｉ，ｇｉ，ｈｉを生成することを
特徴とする方法 - 【請求項９】 請求項８記載の方法において、次元ｎ×
ｐのマトリックスに次元Ｐのベクトルを乗算をすること
によってＤＣＴを行うため、前記回路は、 ｒ＋ｓ＝ｐであるような順位ｒおよびｓの可変成分の和
を処理する第１パス（１０００）と、 ｒ＋ｓ＝ｐであるような順位ｒおよびｓの可変成分の差
を処理する第２パス（２０００）とを具備し、前記第１
および第２のパス（１０００，２０００）は前記回路の
１つによって形成される複数の基本的パス（１００１、
１００２、２００１、２００２）に分割され、各基本的
パスを構成する前記回路のマトリックスを形成するアレ
イ（２）からの出力は加算回路（３）と接続されるよう
に機能することを特徴とする方法 - 【請求項１０】 請求項９記載の方法において、次元ｐ
が８であるベクトルを１クロックサイクル当り１ビット
のレートで処理するため、 第１パスにおける各基本的パス（１００１、１００２）
は、 可変成分ｘ０，ｘ７；ｘ１，ｘ６およびｘ２，ｘ５；ｘ
３，ｘ４を各々受け取る２個の並列加算回路と、 ４個のプログラムされたアレイ（１，２，２，２，２）
を有する回路であって、各アレイが演算のサブマトリッ
クスにおけるｐ／２行成分によって構成される所定の成
分に対応するようにプログラムされてなる回路とを具備
し、 第２のパスの各基本的パス（２００１，２００２）は、 可変成分ｘ４，ｘ３；ｘ２，ｘ５およびｘ１，ｘ６；ｘ
０，ｘ７を各々受け取る２個の並列減算回路と、 ４個のプログラムされたアレイ（１，２，２，２，２）
を有する回路であって、各アレイが演算のサブマトリッ
クスにおけるｐ／２行成分によって構成される所定の成
分に対応するようにプログラムされてなる回路とを具備
し、 前記第１および第２のパスは各々、対応するパスにおけ
る基本的パスの各々のプログラムされたアレイ（２）の
１つからの出力にその入力が接続されるｐ／２＝４個の
加算回路を有することを特徴とする方法 - 【請求項１１】 請求項９記載の方法において、次元ｐ
が８であるベクトルを１クロックサイクル当り２ビット
のレートで処理するため、 ４個の基本的パス（１００１〜１００４）を有する第１
のパス（１０００）の各基本的パスは、カスケード接続
されて可変成分ｘ０，ｘ７；ｘ１，ｘ６およびｘ２，ｘ
５；ｘ３，ｘ４を各々受け取る２個の加算回路を有し、
前記加算回路は対応する加算ｘ０＋ｘ７；ｘ１＋ｘ６；
ｘ２＋ｘ５；およびｘ３＋ｘ４に係る順位の連続した３
ビットを並列に出力し、 ４個のプログラムされたアレイ（１，２，２，２，２）
を有してなる回路であって、各アレイ（２）は演算サブ
マトリックスのｐ／２行成分によって構成される所定の
成分に対応した回路を有し、 ４個の基本的パス（２００１〜２００４）を有する第２
のパスにおける各基本的パスは、 対応する差ｘ４−ｘ３，ｘ５−ｘ２；ｘ１−ｘ６，ｘ７
−ｘ０に係る順位の連続した３ビットを並列に出力する
カスケード接続された２個の減算器と、 ４個のプログラムされたアレイ（１，２，２，２，２）
を有してなる回路であって、各アレイ（２）は演算サブ
マトリックスのｐ／２行成分によって構成される所定の
成分に対応した回路を有し、 前記第１および第２のパスは各々、入力端が対応するパ
スにおける基本的パスの各々におけるプログラムされた
アレイの１つからの出力を受け取るｐ／２＝４個の加算
回路（３）を有することを特徴とする方法
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9011758A FR2667176B1 (fr) | 1990-09-24 | 1990-09-24 | Procede et circuit de codage d'un signal numerique pour determiner le produit scalaire de deux vecteurs et traitement tcd correspondant. |
| FR9011758 | 1990-09-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715346A true JPH0715346A (ja) | 1995-01-17 |
Family
ID=9400592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272117A Withdrawn JPH0715346A (ja) | 1990-09-24 | 1991-09-24 | ２ベクトルのスカラ積を決定するためのデジタル信号の符号化方法および回路 |
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| Country | Link |
|---|---|
| US (1) | US5218565A (ja) |
| EP (1) | EP0478431A1 (ja) |
| JP (1) | JPH0715346A (ja) |
| FR (1) | FR2667176B1 (ja) |
Families Citing this family (13)
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|---|---|---|---|---|
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| US5345408A (en) * | 1993-04-19 | 1994-09-06 | Gi Corporation | Inverse discrete cosine transform processor |
| US6052703A (en) * | 1998-05-12 | 2000-04-18 | Oak Technology, Inc. | Method and apparatus for determining discrete cosine transforms using matrix multiplication and modified booth encoding |
| US7586888B2 (en) * | 2005-02-17 | 2009-09-08 | Mobitrum Corporation | Method and system for mesh network embedded devices |
| US7630736B2 (en) * | 2005-10-11 | 2009-12-08 | Mobitrum Corporation | Method and system for spatial data input, manipulation and distribution via an adaptive wireless transceiver |
| US8305936B2 (en) | 2006-07-27 | 2012-11-06 | Mobitrum Corporation | Method and system for dynamic information exchange on a mesh network in a vehicle |
| US8411590B2 (en) | 2006-07-27 | 2013-04-02 | Mobitrum Corporation | Mesh network remote control device |
| US8305935B2 (en) * | 2006-07-27 | 2012-11-06 | Mobitrum Corporation | Method and system for dynamic information exchange on location aware mesh network devices |
| US8427979B1 (en) | 2006-07-27 | 2013-04-23 | Mobitrum Corporation | Method and system for dynamic information exchange on location aware mesh network devices |
| US7801058B2 (en) * | 2006-07-27 | 2010-09-21 | Mobitrum Corporation | Method and system for dynamic information exchange on mesh network devices |
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