RU1784975C - Интегроарифметическое устройство - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в цифровых вычислительных комплексах , работающих в системах управлени  с высокими требовани ми к скорости i выполнени  операций. Цель изобретени  - повышение скорости и точности вычислений. Поставленна  цель достигаетс  введением блока задержки неквантованного приращени  интеграла в цепь между формирователем приращени  интеграла и элементом 2И-ИЛИ, регистр и мультиплексор. Предложенное устройство позвол ет дополнительно к операци м прототипа выполн ть операции интегрировани  с уменьшением на коэффициент, кратный степени двойки. 1 ил.

Description

Изобретение относитс  к области вычислительной техники и может быть исполь- зовано в цифровых вычислительных комплексах, работающих в системах управлени  с высокими требовани ми к скорости выполнени  вычислений.

Известны управл ющие ЦВМ арифметического типа подобного назначени , обеспечивающие высокую скорость вычислени  эпизодических задач. Однако быстродействие таких вычислителей оказываетс  недостаточным при решении дифференцит альных уравнений и математических за-t- висимостей с непрерывным характером| изменени  переменных, ь этом случае в системах управлени  используютс  интегрирующие машины, обеспечивающие высокую скорость вычислений за счет структурно реализуемых операций численного интегрировани ,-i

Известны цифровые интеграторы 1. Однако быстродействие таких вычислителей оказываетс  недостаточным при решении эпизодических точечных задач.

Известно интегроарифметическое устройство , наиболее близкое по технической сути к за вл емому объекту, содержащее первый, второй и третий сдвиговые регистры , первый и второй сумматоры, первый, второй и третий элементы 2И-ИЛИ, первый и второй элементы И, первый и второй элементы задержки, блок формировани  приращений, элемент ИЛИ, причем последовательный выход первого регистра соединен с первым входом первого элемента И первого элемента 2И-ИЛМ, со входом первого слагаемого первого сумматора, выход суммы которого соединен с первым входом второго элемента И первого элемента 2И- ИЛИ, второй вход второго и первый инверсный вход первого элемента И первого элемента 2И-ИЛИ соединены со входом признака вычислени  подынтегральной функции, второй инверсный вход первого

сл

с

XI 00

ю

а

лемента 2И-ИЛИ соединен с входом принака умножени , выход первого элемента И-ИЛИ соединен с последовательным вхоом первого сдвигового регистра, паралельные входы первого, второго сдвиговых регистров соединены с информационным входом устройства ИНФ, входы занесени  первого и второго сдвиговых регистров оединены соответственно со входами импульсов Записи в первый и второй сдвиговые реп/гетры, управлени  сдвигом в то рбЯуТмадших разр дов первого и второго сдвиговых регистров соединены соответственно с первым и вторым входами правлени  сдвигом в сторону младших разр дов первого и второго сдвиговых регистров , последовательный выход второго сдвигового регистра соединен с входом второго слагаемого первого сумматора, парал- лельный выход первого сдвигового регистра соединен с выходом устройства; вход первого слагаемого второго сумматора соединен с выходом преобразовател  пр мого кода в дополнительный, управл ющий вход которого соединен со входом признака отрицательного кода устройства, информационный вход преобразовател  пр мого кода в дополнительный подключен к выходу второго элемента 2И-ИЛИ, выход третьего элемента 2И-ИЛИ соединен со входом второго слагаемого второго сумматора, выход суммы которого соединен с первым входом первого и пр мым входом второго элемен- тов И, первый вход элемента ИЛИ и инверсный вход второго элемента И подключены ко входу признака квантовани  приращени  интеграла, выход второго элемента И , подключен к последовательному входу третьего сдвигового регистра; вход управлени  сдвигом в сторону младших разр дов которого соединен со вторым входом управлени  сдвигом в сторону младших разр дов устройства, последовательный выход третьего регистра соединен с первыми входами первых элементов И второго и третьего элементов 2И-ИЛИ; параллельный выход третьего сдвигового регистра соединен с выходом устройства; последовательный выход второго сдвигового регистра соединен со входом суммировани  блока формирований приращени , последовательный выход первого сдвигового регистра соединен со входом переноса блока формировани  прм- ращений, вход его аргумента соединен с информационной шиной устройства; выход блока формировани  приращений соединен с пр мым входом второго элемента И второго элемента 2И-ИЛИ и с первым входом второго элемента И третьего элемента 2И-ИЛИ, вход занесени  подключен к четвертому входу импульсов записи С4 - синхронизации занесени  в блок формировани  приращений ; выходы переноса первого, второго, третьего сумматоров подключены соответственно ко входам первого, второго и третьего элементов задержки, выходы которых соединены соответственно с третьими входами переноса первого и второго сумматоров; второй инверсный вход

0 первого элемента И первого элемента 21/1- ИЛИ, инверсные входы второго элемента И второго элемента 2И-ИЛИ и первого элемента И и третьего 21/1-ИЛИ, второй ЁХОД первого элемента И второго элемента 2И5 ИЛИ, первый вход второго элемента И третьего элемента 2И-ИЛИ, второй вход второго элемента ИЛИ соединены со входом признака умножени , выход элемента ИЛИ соединен со вторым входом первого

0 элемента И; выход первого элемента И соединен с последовательным входом экстра- пол тора, вход занесени  экстрапол тора соединен с третьим входом импульса записи , вход сдвига экстрапол тора соединен с

5 третьим входом управлени  сдвигом, выход экстрапол тора подключен к выходу устройства 2,

Но в известном интегроарифметиче- ском устройстве умножение прирэчцени 

0 интеграла на коэффициент, кратный степени двойки, осуществл етс  масштабированием подынтегральной функции при положительном коэффициенте или введением добавочной операции интегрировани 

5 (масштабный интегратор), если показатель степени при коэффициенте отрицательный. Использование известного интегроарифме- тического устройства приводит к потере времени на реализацию добавочной опера0 ции интегрирований при использовании масштабных интеграторов и к уменьшению точности вычислений при умножении подынтегральной функции на коэффициент кратный целой степени двойки (2ta, /a/

5 0,1,..., AI), так как при а 0 не используютс  в вычислени х младшие а разр дов подынтегральной функции, а при а 0 - старшие а разр дов.

Цель изобретени  - повышение быстро0 действи  и точности вычислений, расширение функциональных возможностей.

Поставленна  цель достигаетс  тем, что в известное интегроарифметическое устройство , содержащее первый, второй и тре5 т ий сдвиговые регистры, первый и второй сумматоры, первый, второй и третий элементы 2И-ИЛИ, первый и второй элементы И, первый и второй элементы задержки, блок формировани  приращений, элемент ИЛИ, введен блок задержки неквантового

приращени  интеграла в составе третьего элемента задержки до 2А-1 тактов, четвертого регистра, мультиплексора, причем выход блока формировани  приращений подключен к первому информационному входу мультиплексора и ко входу третьего элемента задержки, 2А-1 выводов которого соединены с информационными входами от второго до 2А мультиплексора, выход которого соединен с пр мым входом второго элемента И второго элемента 2И-ИЛИ и со вторым входом второго элемента И третьего элемента 2И-ИЛ И, вход занесени  парал- лельного кода четвертого регистра соединен со входом подачи коэффициента q в степени константы сдвига, вход установки четвертого регистра подключен ко входу признака умножени  приращени  интеграла на коэффициент, кратный целой степени двойки, вход сброса R четвертого регистра соединен со входом признака умножени , параллельный вчход четвертого регистра соединен со входом управлени  мультиплексора.

Сопоставительных анализ существенных признаков за вл емого технического решени  с признаками прототипа позвол ет вы вить следующие новые признаки у за вл емого интегроарифметического устройства: наличие блока задержки неквантованного приращени  интеграла в составе третьего элемента задержки четвертого регистра и мультиплексора.

В предлагаемом интегроарифметиче- ском устройстве введение новых признаков по отношению к прототипу позволило повысить быстродействие и точность вычислений , расширить функциональные возможности за счет введени  дополнительно к операци м прототипа новых операций интегрировани  с умножением на коэффициент , кратный степени двойки,

На чертеже изображена структурна  схема предлагаемого интегроарифметического устройства.

Интегроарифметическое устройство содержит первый 1, второй 2, третий 3 сдвиго- вые регистры, первый 4 и второй 5 сумматоры, первый 6, второй 7, третий В элементы 2И-ИЛИ, первый 9, второй 10 элементы И, первый 11. второй 12 элементы задержки, формирователь приращений 13. преобразователь пр мого кода в дополнительный 14, экстрапол тор 15, элемент ИЛИ 16, блок задержки неквантовэнного приращени  интеграла 17 в составе третьего элемента задержки 18. четвертого регистра 19, мультиплексора 20, причем последовательные входы первого 1 и второго 2 сдвиговых

регистров подключены соответственно ко входам первого и второго слагаемого сумматора 4, выход переноса которого соединен со входом первого элемента задержки 5 11 и через его выход подключен ко сходу переноса первого сумматора 4; первый и второй входы второго элемента И и первого элемента 2И-ИЛИ 6 соединены соответственно с выходом сумм ы tTepgoro сумматора 10 4 и со входом Пург признак-а вычислени  подынтегральной функции 21; последовательный вход первого сдвигового регистра 1 соединен с выходом первого элемента 2И- 6, пр мой первый и второй инверс- 15 ные входы первого элемента И которого соединены соответственно с последовательным входом пе рв6г8 сд в иТбвЪго регистра 1, со входами Пург -признака вычислени  подынТегрШьной функции 21,

0 Dm - признака умножени  22, вход Пт признака умножени  22, кроме того, подключен ко второму входу первого и к инверсному входу второго элемента И второго элемента 2И-ИЛЙ 7, к инверсному входу

5 первого и к первому входу второго элементов И третьего элемента 2И-ИЛИ 8 и ко второму входу второго элемента ИЛИ 16; вход синхронизации занесени  в первый 1 и второй 2 сдвиговые регистры соединены

0 соответственно с первым входом С1 23 и вторым входом С2 24 импульсов записи, входы управлени  сдвигом в сторону младших разр дов регистров 1, 2 соединены с первым входом Q1 25 управлени  сдви5 гом, входы суммировани  и переноса блока формировани  приращени  13 соединены соответственно с последовательным выходом второго сдвигового регистра 2 и с по- следовательным выходом первого

0 сдвигового регистра 1. вход занесени  блока формировани  приращений подключен к четвертому входу импульсов записи С4 26; выход блока формировани  приращений 13 соединен со входом третьего эле-

5 мента задержки 18 и с первым информационным входом мультиплексора 20, информационный вход преобразовател  пр мого кода в дополнительный 14 соединен с выходом второго элемента 2И-ИЛИ

0 7; его управл ющий вход соединен со входом признака отрицательного кода Dzr 27, выход преобразовател  пр мого кода в дополнительный соединен со входом первого слагаемого второго сумматора 5: вто5 рой и третий входы второго сумматора 5 соединены соответственно с выходами третьего элемента 2И-1/1ЛИ 8 и второго элемента задержки 12, вход которого соединен с выходом переноса второго сумматора 5, выход суммы которого подключен к пр мому входу второго элемента И 10 и к первому входу первого элемента И 9, второй вход которого соединен с выходом элемента ИЛИ 16, инверсный вход второго элемента И 10 и первый вход элемента ИЛИ 16 соединены со входной шиной Ifk/ признака квантовани  приращени  интеграла 28, выход второго элемента И 10 соединен с последовательным входом третьего сдвигового регистра управлени  сдвигом в сторону младших разр дов которого соединен со вторым входом управлени  сдвигом в сторону управлени  сдвигом младших разр дов устройства Q2 29, последовательный выход третьего регистра 3 соединен с первыми входами первых элементов И второго 7 и третьего 8 элементов 2И-ИЛ И; последовательный вход экстрапол тора 15 соединен с выходом первого элемента И 9, вход занесени  с третьим входом СЗ 30 импульса записи, вход сдвига соединен с третьим входом Q3 31 управлени  сдвигом экстрапол тора; информационный вход устройства ИНФ 32 подключен к параллельным входам первого 1 и второго 2 сдвиговых регистров, ко входу аргумента блока формировани  приращений 13; параллельные выходы первого 1, третьего 3 сдвиговых регистров, выход экстрапол тора 15 подключен к выходу устройства 33; в блоке задержки неквантованного приращени  интеграла 17 2А-1 выводов третьего элемента задержки 18 соединены с информационными входами от второго до 2А мультиплексора 20, выход которого соединен с пр мым входом второго элемента И вт брбГо элемента 2И-ИЛИ 7 и со вторым входом второго элемента И третьего элемента 2И-ИЛИ 8, параллельный вход четвертого регистра 19 и вход синхронизации подключены ко входам q подачи коэффициента q степени кон-0 станты сдвига 34 и Паг 35 подачи признака умножени  приращени  интеграла на коэффициент, кратный целой степени двойки устройства, соответственно, вход сброса четвертого регистра соединен со входом признака умножени  Пт 22, Параллельный выход четвертого регистра соединен со входом управлени  мульти- мплексора 20.

Интегроарифметическое устройство работает следующим образом. В зависимости от значений входных признаков Пург. Plfkr, Пгг, Пт, Па в устройстве могут выполн тьс  6 модификаций операций интегрировани  по формуле трапеций, определ емых сочетанием признаков Пткг, Пгг, liykr, Па 1 при Пт 0, операции умножение-сложение (при Пт 1, Пгг 0, nfkr 0, Па 0), умножение-вычитание (при Пт 1, Пгг 1.

, Пург 0, Па 0) Выполнениелюбой из 8 операций интегрировани  может сопровождатьс  умножением неквантованного приращени  интеграла на коэффициент

2±3.,

Выполнение операций умножение-сложение г ух + R, умножение-вычитание z -R + ух начинаетс  после поступлени  по информационному входу 32 ИНФ множи0 мого у, множител  х, заносимых через параллельные входы сдвигового регистра 2 и блока формировани  приращений 13 в моменты времени, соответствующие поступающим по входным шинам 24, 26 сигналам

5 синхронизации занесени  в регистр 2 (С2) и в блок формировани  приращений 13 (С4). Операнд R  вл етс  результатом предыдущей операции и к началу рассматриваемых операций хранитс  в сдвиговом регистре 3.

0 После занесени  в интегроарифметическое устройство необходимо дл  операций умножение-сложение , умножение-вычитание информации на входы управлени  сдвигом в сторону младших разр дов сдвиговых ре5 гистров 2,3 подают соответственно сигналы Q1 со входной шины 25, Q2 со входной шины 29. При этом код множимого у с последовательного выхода сдвигового регистра 2 поступает на вход суммировани  блока

0 формировани  приращений 13. На вход переноса поступает нулева  информаци  с последовательного выхода регистра 1. С выхода блока формировани  приращений t13 снимаетс  последовательный код

5 произведени , имеющего удвоенную разр дность по сравнению с разр дностью сомножителей у и х, через первый вход мультиплексора 20 блока задержки неквантованного приращени  интеграла 17, ето0 рой элемент И элемента 2И-ИЛИ 8 заводитс  на второй вход сумматора 5. прохождение первого входа на выход мультиплексора 20 обусловлено тем, что регистр 19 блока задержки неквантованного прираще5 ни  интеграла 17, задающий код номера направлени  на управл ющий вход мультиплексора 20, признаком Пт 1 при выполнений операции умножение-сложение, умножение-вычитание, устанавливаетс  в

0 нулевое состо ние. На вход первого слагаемого сумматора 5 при выполнении операции умножение-сложение (Пт 1, Пг 0) через первый элемент И элемента 2И-ИЛИ 7, через преобразователь пр мого кода в

5 дополнительный 14 поступает неизменное значение R с последовательного выхода сдвигового регистра 3 при сдвиге в сторону младших разр дов. При выполнении операции умножение-вычитание (Пт 1, Пг 1) последовательный код операнда чегде знак v над функцией или приращением обозначает ограничение разр дности мантиссы до N-1 разр дов (от 1 до N-1), разр д О - знак;

- оператор выделени  на переменной z разр дов от а до Ь;

OYk(l+1) - остаток квантовани  переменной Yk в точке (Н-1).

Рассмотрим вычислительный процесс выполнени  одной операции интегрировани  в (И-1)-м шаге решени . Выполнение операции начинаетс  после поступлени  через информационный вход 32 приращений Ypr(H-1), Yqr(l+1) подынтегральной функции Yprl соответственно на входы параллельного занесени  регистров 1, 2 и преобразовател  14, синхронизаци  занесени  в которые осуществл етс  сигналами С1, С2, С4, поступающими на входы занесени  регистров 1, 2 и преобразовател  кода 14, со входов 23, 24, 26. Кроме того, дл  операций, выполн емых с квантованием приращений (Pifkr), в экстрапол тор 15 через его информационный вход, по ммпульсу записи СЗ со входной шины 30 осуществл етс  занесение остатка OYld, поступающего по входу 32 МНФ. По шинам 21, 27, 28 в устройство поступают признаки: Пург, ftzr, ГИкг, определ ющие тип операции интегрировани : с инверсией приращени  $рдг(1+1) (), или без инверсии (), с образованием Ypr(i+1) () или без изменени  Ypri () с квантованием результата () или без квантовани  01fkr 0). Признаки Пург, Hzr, Hfkr должны сохран ть свои значени  в течение всей длительности выполнени  операции.

Дл  обеспечени  возможности умножени  неквантованиого приращени  интеграла vSpr(i+1) на коэффициент 2 перед началом интегрировани  на вход q 34 устройства подаетс  величина q А а (А - максимально возможное значение а), котора  через D-входы регистра 19 по положительному фронту входного признака Паг, поступающего на вход 35, заноситс  в регистр 19.

После занесени  в ингегроарифметиче- ское устройство необходимой дл  начала вычислений информации и установлени  на входах 21,22,28 признаков операций интегрировани  на входы управлени  сдвигом в сторону младших разр дов регистров 1,2,3 и экстрапол тора 15 со входных шин 25,29, 31 соответственно поступают сигналы сдвига Q1, Q2, Q3, причем количество тактов сдвига Q1 равно N+1, Q2 и Q3 - 2N. Значе- ни  приращений1 vYpr(i+1) и подынтегральной функции Yprl с последовательных выходов регистров 1, 2 поступают на входы

сумматора 4, формирующего Ypr(i+1) и блока формировани  приращений 13, вычисл ющего значение vSpqr(iM). Если , то содержимое регистра 1 Ypri при сдвиге перезаписываегс  через первый элемент И и элемент 2И-ИЛИ6. При в регистр 1 ; через второй элемент И элемента 2И-1ЛЛИ б записываетс  нооое значение Ypi(i-H) с выхода сумматора 4. В блоке формировани 

0 приращений 13 Ypri задерживаетс  на 1

такт и таким образом обеспечиваетс  сдвиг

в сторону младших разр дов приращений

tf-Ypr(H-l) по отношению к подынтегральной

функции Ypri на один гакт, что необходимо

5 дл  вычислени  величины Yprl + 1/2 vYpr(i-M). Полученное значение Ypri+1/2 7Ypr(IHl) умножаетс  на приращение Yq(i+1), поступающее как множитель по входу ИНФ 32.

0 На выходе блока формировани  приращений 13 формируетс  младшими разо да- ми вперед 2N - разр дное приращение v Spqr(H 1), кот орое поступает на вход элемента задержки 18 и на первый вход мульти5 пЛексора 20. М коимальна  длина элемента задержки 18 составл ет (2А-1) тактов. Выходы 1, 22А-1 элемента задержки 18 заведены на входы 2, 3,..,, 2А мультипексора 20, Выбор номера входа мультиплексора 20, ко0 торый пройдет на его выход, определ етс  управл ющими входами мультиплексора 20, соединенными с параллельным выходом регистра 19 Если умножение на коэффициент ёелмчины Зр н 1) не производитс  (а-0), в

5 регистр 19 через шину 34 заноситс  величмна (q А 4- 0 - А) и А-й выход (средн   точка) элемента задержки 18 через (А+1)-й вход мультиплексора 20 проходит на выход блока задержки некв нтованного приращени  ин0 теграла 17. При умножении величины

v$piO H) на коэффициент а 0 суммарна 

задержка приращени  vSpr(1) в блоке

17 увеличиваетс  относительно случа  а-0

ма а тактов, т.к. увеличиваетс  q и

5 содержимое регистра 19, следовательно, па выход мультиплексора 20 и блока задержки 17 проходит не А-й выход элемента задержки 18, а выход А на. При умножении приращени  vSpr(i 11) на коэффициент а О,

0 q - А + (-а), т.е. q меньше, чем дл  а 0, и нэ выход мультиплексора 20 и блока задержки 17 проходит более рьннип по сравнению с а 0 выход А-а элемента задержки 18, т.е. суммарна  задержка приращени  vSpr(l+1)

5 в блоке 17 уменьшаетс  по сравнению с а 0.

На выходе блока задержки неквантованного приращени  интеграла 17 формируетс  произведение Spr(l+1)4r2ar, которое через второй элемент 1/1 элемента 2И-ИЛИ 7

РРЗ первый элемент И элемента 2И-ИЛИ 7 поступает в преобразователь пр мого кода в дополнительный 14, где осуществл етс  его инвертирование с преобразованием в дополнительный код, и величина (-R) с выхода преобразовател  14 заводитс  на вход первого слагаемого сумматора 5, Результат операции умножение-сложение г - ух R при умножении-вычитании z - ух - R с выхода сумматора 5 через элемент И 10, открытый , т.к. на входной шине 25 признак nfkr 9, заводитс  на последовательный вход сдвигового регистра 3 при сдвиге в сторону Младших разр дов. Результат выполнени  Операций умножение-сложение, умножение-вычитание остаетс  в регистре 3 и поступает на выход устройства 33.

Если сомножители х, у имеют разр д- N с учетом знака двоичных разр  ов, Произведение имеет разр дность 1-.N-1. Принима , что исполнение операций мно- Ягение-сложение, умножение-вычитание Начинаетс  в l-м такте после считы ани  Операндов сигнала Q1, Q2 управление сдви- гбм регистра 2, 3 в сторону младших разр дов должны содержать N и 2IS1-1 с 1-го по (1+М-1)-й и (1+1 Ч-2)-й такты, в (+2N-1)- 1и такте результат операции може считыватьс  через выход 33 устройства. ВЕЛИЧИНЕ. t(e количестве тактов) выбираетс  достаточной дл  записи в интегроарифметическое устройство сомнохштелей X, Y.

Операци  численного интегр ровани  в йнтегроарифметическом устройстве используетс  дл  приближенного вычислени  приращений интеграла Стилтьеса на шаге х XI-H - х|

х| 4-1 Spq(i+1) / ,

X

необходимом дл  решени  разностных СУШ, к которым по известной методике свод тс  исходные математическое выражени  при отработке непрерывных процессов. Разностна  СУШ (РСУШ) имеет вид:

V Yk(i+1) -vSpqj(l-H) (-1)nzj 2aj

k 2, 3n;

p-0, 1n; q-1.2n; f (2)

Y x, Y 1;/a/ 0, 1A,

где rizj - признак, принимающий значение О или 1. в зависимости от того, с каким знаком, согласно исходному математическому выражению, приращение интеграла Spqj(l+1) зходит под знак суммы.

Вычисление приращени  vSpqr(i+1) дл  РСУШ (2) осуществл етс  известным методом по формуле трапеций:

v Spqr(i+1) (YprH 1 /2vYpr(i+1)) vYq(H-l),(3)

где vYprO+1). (H-1) - соответственно при5 ращени  подынтегральной функции Yp и переменной интегрировани  Yqr-й операции интегрировани  на (+1)-м шаге решени , вычисл емые в процессе решени  РСУШ (2).

Ю Дл  подготовки следующего (i-K2}-ro шага решени  при выполнении r-х операций ин- тегрировани  на (1+1)-м шаге, кроме вычислени  приращени  i7Spqr(I+1), необходимо вычисл ть значение Ypr(l-H).npn этом не15 обходимо иметь ввиду, что одно и то же значение Yp может использоватьс  дл  вычислени  нескольких vSpqr(i 1-1) и в св зи с этим формирование Ypr(+1).допустимо только в случае, когда данна  переменна 

20 Ypr в последний раз на шаге 0+1) используетс  дл  вычислени  приращени 7Spqr(i+1) и выражение дл  вычислени  Ypr(i+1) имеет вид

25Ypr(i+1) Ypri-f Пург vYpr(H-1), (4)

где Пург- признак разрешени  формировани  нойото значени  подынтегральной функции Ypr(H 1) в r-й операции интегриро30 вани .

Приращени  Yk(i-H) РСУШ (2) вычисл етс  последовательно во времени и в свою очередь расчет каждого приращени  vYk(i+1) требует выполкени  (l-q) операций

35 интегрироеани , которые могут отличатьс  признаками Flzr и Пург, Момент окончани  вычислени  приращени  Yk(l+1) (строки РСУШ) фиксируютс  признаком rtfkr, принимающим значение 1 или О, значение

40 1 которого свидетельствует, что процесс суммировани  в выражении (2) окончен.

Алгоритм реализации r-й операции интегрировани  по формуле трапеции в интегроарифметическом устройстве, обе.с45 печивающем решение РСУШ (2) с учетом процесса квантовани , обусловленного,ограничением разр дной сетки переменных и приращений, имеет вид:

) Yprl + YprO+1)nypr,

vSpr(i+1) (Ypr . + 1/2 vYpr(i+1)) vYprfi+1), vSr((r-1)(i+i)nfk (r-1) + + vSpr(H-1)(-1)2a

5 vYk(i+1)nfkr vVO+1).(5)

vYk(M)P{°fU.1) vYk(i+1) + + OYki,

OYk(l-fl) - PN2N 1 vYk(i+1) t- + OYkl,

проходит на преобразователь пр мого кода в дополнительный 14, пде при Пхг 0 проходит без изменени  на вход первого слагаемого сумматора 5, а при Пгг 1 инвертируетс  с преобразованием в дополнительный код и так же поступает на вход первого слагаемого сумматора 5. Если при выполнении предыдущей (г-1)-й операции интегрировани  оканчивалось вычисление очередной строки РСУШ Hfkr(r-1) 1, содержимое регистра 3 очистилось при сдвиге и б r-й операции на вход второго сумматора 5 поступает нулева  информаци  из регистра 3 и приращение без изменени  записываетс  в регистр 3 через элемент И 10, если nfkr 0, или через элемент И 9 поступает в экстрапол тор 15, если Ilfkr 1. Если nfkr(r-1) 0, то после (г-1)-й операции интегрировани  в регистр 3 через элемент И 10 записалось 3na4eHHe 7S,)(i+1), которое в r-й операции складываетс  в сумматоре С приращением Spqr(i+1)(-1) и полученное значение 7$jr(i+1) записываетс  в регистр 3 при flfkr 0 или проходит в экстрапол тор 15, если nfkr 1. В экстрапол торе 15 приращение t7Sr(l+1) Flfkr Yk(i+1) суммируетс  с остатком OYkl. После выполнени  операции новое значение остатка OYk(i+1) и квантованное прираще ние VYk(i+1) выдаютс  на вход устройства 33.

Использование предлагаемого устройства позвол ет увеличить скорость вычислени  реализуемой в цифровых интеграторах системы уравнений Шеннона

N dYk 2 Z,

р 0q 0

dYo 0; dY dx; Yko(x) - Yko;

p -O, 1N;q 0, 1N;

k 2,3N,

если коэффициенты pq  вл ютс  положительными или отрицательными степен ми двойки (а О,1.21.-1.-2-1).

Выигрыш в быстродействии обеспечиваетс  тем, что в предлагаемом устройстве обеспечиваетс  совмещение во времени процесса вычислени  произведени  dSpq с умножением этого произведени  на коэффициент pq 2.

Действительно, оценим врем  То однократного вычислени  последовательной ЦИМ зависимости у х путем численного интегрировани  системы следующих уравнений Шеннона

dY2 1/2 Y3dYi,

cfY3 ,(7)

dY4 ,

где Yi x, Ya vT Y; Y3 1 /VST- 1 /Y, Y.

Врем  вычислени  функции Y известном (Iй) и предлагаемом (Тп) соответ- 5 ственно равны Ти 5Т, Тп 4t (t - врем  выполнени  операции интегрировани ), и выигрыш вскорости вычислений составл ет 20%.

Использование предлагаемого устрой- 0 ства позвол ет так же повысить точность вычислени . Последнее обеспечиваетс  тем, что во-первых, операци  умножени  на коэффициент dpq 2a примен етс  по отношению к произведению dSpq , а не 5 к сомножител м Yp или dYq, во-вторых, тем, что умножение осуществл етс  перед квантованием dS, а квантованию подвергаетс  величина .

Действительно, если подынтегральна  0 функци  Yp мала, умножение ее на коэффициент 2А может привести к значительному искажению решени  ввиду пропадани  младших разр дов Yp. В предлагаемом устройстве все разр ды Yp сохран ютс , а раз - 5 р дность произведени  dS - (N+n) выше разр дности Yp - (N) и пропадани  информации не имеет места.

Использование предлагаемого устройства по сравнению с прототипом обеспечи- 0 вает повышение скорости и точности вычислений, что позвол ет повысить производительность при решении задач, снизить на 30% стоимость решени  задачи.

Временные диаграммы внешних сигна- 5 лов при выполнении операций умножени - сложени , умножени -вычитани , интегрировани , интегрировани  с умножением на коэффициент, представлены на рис. 2, 3, 4 соответственно, где:

0. to6p - врем  обращени  к пам ти по шине ИНФ,

N - разр дность операндов с учетом знака.

Управл ющие сигналы С1, С2, СЗ, С4. 01- 5 Q3, Пург, Пт, Пгг, nfkr. q, Пг устройства  вл ютс  разр дами микропрограммы команды и формируютс  в ЗУ микрокоманд в соответствии с микропрограммами операций . Микропрограммы стро тс  на основе 0 временных диаграмм операций. Пример микропрограммы, приведенной на рис. 2, операции интегрировани  с умножением на коэффициент с инверсией приращени  интеграла , формированием нового значени  5 подынтегральных функций без квантовани  приведен в табл. 1.

Claims (1)

1. Формула изобретени  Ииiегроарифметическое устройство, содержащее первый, второй и третий сдвиговые регистры, первый и второй сумматоры , первый, второй и третий элементы ИЛИ, первый и второй элементы И, первый и второй элементы задержки, блок формировани  приращений, преобразователь пр мого кода в дополнительный, зкстрапо- л тор и элемент ИЛИ, причем последовательный выход первого сдвигового регистра соединен с первым входом первого элемента И первого элемента 2И-ИЛ1/1 и входом первого слагаемого первого сумматора, выход суммы которого соединен с первым входом второго элемента И первого элемента 2И-ИЛИ, вторые входы первого и второго элементов И которого соединены с входом признака вычислени  подынтегральной функции устройства, выход первого элемента 2И-ИЛИ соединен с последовательным входом первого сдвигового регистра, последовательный выход второго сдвигового регистра соединен с входом второго слагаемого первого сумматора, вход первого слагаемого второго сумматора соединен с выходом преобразовател  пр мого кода в дополнительный, управл ющий вход которого соединен с еходом признака отрицательного кода устройства, информационный вход преобразовател  пр мого кода в дополнительный подключен к выходу второго элемента 2И-ИЛИ, выход третьего элемента 2И-ИЛИ соединен с входом второго слагаемого второго сумматора, выход суммы которого соединен с первыми входами первого и второго элементов И, первый вход элемента ИЛИ и второй вход второго элемента И подключены к входу признака квантовани  приращени  интеграла устройства, выход второго элемента И подключен к. последовательному входу третьего сдвигового регистра, последовательный выход третьего регистра соединен с первыми входами первых элементов И второго и третьего элементов 2И-ИЛИ, выход элемента ИЛИ соединен с вторым вхоДом первого элемента И, последовательный выход второго сдвигового регистра соединен с входом суммировани  блока формировани  приращений, выходы переноса первого и второго сумматоров подключены соответственно к входам первого и второго элементов задержки, выходы которых соединены с входами переноса соответственно первого и второго сумматоров, последовательный выход первого сдвигового регистра соединен с входом переноса блока формировани 

   приращений, последовательный вход зкс- трапол тора - с выходом первого элемента И, вход признака умножени  устройства - с третьим входом первого элемента И первого элемента 2И-ИЛИ, с первым входом второго и вторым входом первого элементов И второго элемента 2И-ИЛИ, с вторым входом первого и первым входом второго элементов И третьего элемента 2И-ИЛИ, с вторым

   входом элемента ИЛИ, информационный вход устройства соединен с параллельными входами первого и второго сдвиговых регистров , зходом аргумента экстрапол тора и входом аргумента блока формировани 

   приращений, входы занесени  которых соединены соответственно с первого по четвертый входами импульсов записи устройства, объединенные входы управлени  сдвигом первого и второго сдвиговых

   регистров, вход управлени  сдвигом третьего сдвигового регистра и вход сдвига экстрапол тора соединены соответственно с первым, вторым и третьими входами управлени  сдвигом в сторону младших разр дов

   устройства, выходы первого и третьего сдвиговых регистров и экстрапол тора соединены с выходом устройства, причем второй и третий входы первого элемента И первого элемента 2И-ИЛИ, первый вход

   второго элемента И, второй вход первого элемента И третьего элемента 2И-ИЛИ выполнены инверсными, отличающеес  тем, что, с цепью повышени  быстродействи  и точности вычислений, в него введен

   блок задержки некваитованного приращени  интеграла, содержащий элемент задержки , регистр и мультиплексор, причем вход элемента задержки и первый информацией- ный вход мультиплексора соединены с выходом блока формировани  приращений, выходы элемента задержки соединены соответственно с второго по (п+1)-й информационными входами мультиплексора, где п-разр дность аргумента, управл ющий

   вход которого соединен с выходом регистра , выход мультиплексора соединен с вторыми входами вторых элементов И второго и третьего элементов 2И-ИЛИ, парал- лельный вход и вход синхронизации

   регистра подключены соответственно к входу степени константы сдвига и входу признака умножени  приращени  интеграла нз коэффициент устройства, вход установки регистра соединен с входом признака

   умножени  интеграла устройства.

   L..