JP2943255B2 - 逆数算出回路 - Google Patents
逆数算出回路Info
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- JP2943255B2 JP2943255B2 JP2166236A JP16623690A JP2943255B2 JP 2943255 B2 JP2943255 B2 JP 2943255B2 JP 2166236 A JP2166236 A JP 2166236A JP 16623690 A JP16623690 A JP 16623690A JP 2943255 B2 JP2943255 B2 JP 2943255B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、加減算回路と乗算回路のみを用いて正規化
された浮動小数点データの逆数を求める逆数算出回路に
関するものである。
された浮動小数点データの逆数を求める逆数算出回路に
関するものである。
ディジタル信号処理においては、単純なフィルタ処理
や高速フーリエ変換などは、積和演算、即ち乗算と加減
算のみで処理できるが、複雑な音声分析や適応信号処理
などのようなより複雑な信号処理では、除算も頻繁に行
う必要がある場合が多い。しかも、仮数部の精度は16ビ
ット程度で十分であっても、数の範囲は広い場合が多
く、浮動小数点演算が必要になることが多い。しかし、
浮動小数点データの加減算回路と乗算回路は比較的容易
に実現できるが、除算専用の回路は複雑になるため、可
能な限り加減算回路と乗算回路を用いて実現することが
望ましい。また、信号処理のためのプロセッサLSIなど
では、積和を高速に処理できるように並列乗算器を用い
ると、これがLSIの大部分を占めてしまい、除算回路も
同一のLSI上に乗せるのは困難であるうえ、コストパフ
ォーマンスの点から不利になる。このような場合、プロ
セッサは加減算回路と乗算回路を有し、これらを用いて
除算を実現しなければならない。
や高速フーリエ変換などは、積和演算、即ち乗算と加減
算のみで処理できるが、複雑な音声分析や適応信号処理
などのようなより複雑な信号処理では、除算も頻繁に行
う必要がある場合が多い。しかも、仮数部の精度は16ビ
ット程度で十分であっても、数の範囲は広い場合が多
く、浮動小数点演算が必要になることが多い。しかし、
浮動小数点データの加減算回路と乗算回路は比較的容易
に実現できるが、除算専用の回路は複雑になるため、可
能な限り加減算回路と乗算回路を用いて実現することが
望ましい。また、信号処理のためのプロセッサLSIなど
では、積和を高速に処理できるように並列乗算器を用い
ると、これがLSIの大部分を占めてしまい、除算回路も
同一のLSI上に乗せるのは困難であるうえ、コストパフ
ォーマンスの点から不利になる。このような場合、プロ
セッサは加減算回路と乗算回路を有し、これらを用いて
除算を実現しなければならない。
除算は、まず除数の逆数を求め、これに被除数を掛け
れば結果（商）を求めることができる。また、浮動小数
点の場合は、指数部は除数と被除数の差で求められ、さ
らには符号は数値とは独立して決定できるので、正規化
した値の仮数部のみについて求めれば十分である。そこ
で、如何にして加減算回路と乗算回路を用いて正規化さ
れた除数の逆数を求めるかがポイントとなる。即ち0.5
以上1.0未満のデータについての逆数が、求められれば
よい。
れば結果（商）を求めることができる。また、浮動小数
点の場合は、指数部は除数と被除数の差で求められ、さ
らには符号は数値とは独立して決定できるので、正規化
した値の仮数部のみについて求めれば十分である。そこ
で、如何にして加減算回路と乗算回路を用いて正規化さ
れた除数の逆数を求めるかがポイントとなる。即ち0.5
以上1.0未満のデータについての逆数が、求められれば
よい。
除数の逆数を求める第１の従来例は、ニュートン法に
基づくものが知られている。これは例えば、電子情報通
信学会論文誌A,1990年３月号に掲載された海老名，石井
による「DSPによる初等関数の計算アルゴリズム」と題
する論文に示されたものがある。この例では、まず正規
化した除数の仮数部の逆数を表す近似多項式を用いて近
似値を求める。つぎに、この近似値を初期値としてニュ
ートン法を予め決められた回数だけ繰り返して逆数を求
めている。原理的には必要な精度の逆数を求めるために
は初期値に応じて繰り返し数が異なるが、この例では正
規化した値の範囲ではこの回数で実用的精度の結果が得
られるとの考えから精度の判定を行わず、はじめに決め
た回数の繰り返しで求めている。具体例としては、３次
の多項式で初期値を求め、ニュートン法を１回だけ実行
したときの誤差の最大が10の−４乗のオーダーとなって
いる。
基づくものが知られている。これは例えば、電子情報通
信学会論文誌A,1990年３月号に掲載された海老名，石井
による「DSPによる初等関数の計算アルゴリズム」と題
する論文に示されたものがある。この例では、まず正規
化した除数の仮数部の逆数を表す近似多項式を用いて近
似値を求める。つぎに、この近似値を初期値としてニュ
ートン法を予め決められた回数だけ繰り返して逆数を求
めている。原理的には必要な精度の逆数を求めるために
は初期値に応じて繰り返し数が異なるが、この例では正
規化した値の範囲ではこの回数で実用的精度の結果が得
られるとの考えから精度の判定を行わず、はじめに決め
た回数の繰り返しで求めている。具体例としては、３次
の多項式で初期値を求め、ニュートン法を１回だけ実行
したときの誤差の最大が10の−４乗のオーダーとなって
いる。
一方、第２の従来例として、非線形ディジタルフィル
タの出力として逆数を求めるものが、1990年電子情報通
信学会春季全国大会講演論文集Ａ−172に掲載された三
上，大場による「非線形ディジタルフィルタによる逆数
計算法の検討」と題する論文に示されたものがある。こ
れは、第３図に示すような非線形フィルタ回路に除数を
入力し数クロック後の出力として逆数が得られるもの
で、そのクロック数は第１の従来例の繰り返し数と同様
に初期値や必要な精度との関連で決まるものである。な
お第３図の非線形フィルタ回路は、乗算器301と、２つ
の加減算器302,303と、レジスタ304と、1.0に相当する
定数を記憶するメモリ305とから構成されている。この
例では、加減算器を２つ持っているが、時分割多重によ
れば単一の加減算器で実現できる。
タの出力として逆数を求めるものが、1990年電子情報通
信学会春季全国大会講演論文集Ａ−172に掲載された三
上，大場による「非線形ディジタルフィルタによる逆数
計算法の検討」と題する論文に示されたものがある。こ
れは、第３図に示すような非線形フィルタ回路に除数を
入力し数クロック後の出力として逆数が得られるもの
で、そのクロック数は第１の従来例の繰り返し数と同様
に初期値や必要な精度との関連で決まるものである。な
お第３図の非線形フィルタ回路は、乗算器301と、２つ
の加減算器302,303と、レジスタ304と、1.0に相当する
定数を記憶するメモリ305とから構成されている。この
例では、加減算器を２つ持っているが、時分割多重によ
れば単一の加減算器で実現できる。
これらの従来例によれば、加減算と乗算を用いて浮動
小数点データの逆数を求め、その逆数と被除数との積を
求めて商を求めることができる。
小数点データの逆数を求め、その逆数と被除数との積を
求めて商を求めることができる。
しかし、いずれの方法もかなりの演算が必要であるう
え、所望の精度の逆数を得るためにはどれだけの計算を
繰り返せばよいかは予め予想することができず、またこ
の繰り返しの回数は初期値によっても変わるという問題
があった。予め繰り返しの回数を限定した場合は、結果
の精度が十分であるという保証がない。いくつかの例に
ついて逆数を求め、真の値との誤差を求め、その例以外
の場合も同程度の誤差であろうと仮定しているのみであ
る。一方、繰り返し毎に得られる逆数の推定値ともとの
除数を積を求めて、それを1.0と比較することにより、
精度を満たしたか否かを判定すれば、必用な精度を保証
できるが、この場合はデータ次第では繰り返しが非常に
多くなる可能性があるうえ、精度の判定にさらに余分な
演算が必用になる。
え、所望の精度の逆数を得るためにはどれだけの計算を
繰り返せばよいかは予め予想することができず、またこ
の繰り返しの回数は初期値によっても変わるという問題
があった。予め繰り返しの回数を限定した場合は、結果
の精度が十分であるという保証がない。いくつかの例に
ついて逆数を求め、真の値との誤差を求め、その例以外
の場合も同程度の誤差であろうと仮定しているのみであ
る。一方、繰り返し毎に得られる逆数の推定値ともとの
除数を積を求めて、それを1.0と比較することにより、
精度を満たしたか否かを判定すれば、必用な精度を保証
できるが、この場合はデータ次第では繰り返しが非常に
多くなる可能性があるうえ、精度の判定にさらに余分な
演算が必用になる。
さらに第１の従来例では、初期値の算出方法も示され
ているが、その演算にさらに多くの演算が必要であると
いう問題があった。このように従来例には、精度の問
題，演算量の問題，初期値の問題などいくつかの解決す
べき課題があった。
ているが、その演算にさらに多くの演算が必要であると
いう問題があった。このように従来例には、精度の問
題，演算量の問題，初期値の問題などいくつかの解決す
べき課題があった。
本発明の目的は、従来より少ない演算量で、所望の精
度に対して予め決められた回数の繰り返し演算で逆数を
求められる逆数算出回路を提供することにある。
度に対して予め決められた回数の繰り返し演算で逆数を
求められる逆数算出回路を提供することにある。
第１の発明は、加減算回路と乗算回路のみを用いて、
正規化されたデータの逆数を算出する型の逆数算出回路
であって、 乗算回路と、加減算回路と、第１のレジスタと、第２
のレジスタと、1.0に相当する定数を記憶するメモリと
を有し、 まず前記加減算回路を用いて、前記の定数から、入力
されたデータの仮数部を引いた値を前記第１のレジスタ
と第２のレジスタの初期値として記憶させ、前記乗算回
路により前記第１のレジスタの内容と第２のレジスタの
積を求め、その積と前記第１のレジスタの内容との和を
前記加減算回路を用いて求め前記第１のレジスタに記憶
させ、続いて前記乗算回路により前記第２のレジスタの
内容の２乗を求め、これを前記第２のレジスタに記憶さ
せ、この過程を交互に予め決められた回数繰り返し、そ
のときの前記第１のレジスタの内容と前記定数を記憶し
たメモリの内容との和を前記加減算回路を用いて求めた
値を出力することを特徴とする。
正規化されたデータの逆数を算出する型の逆数算出回路
であって、 乗算回路と、加減算回路と、第１のレジスタと、第２
のレジスタと、1.0に相当する定数を記憶するメモリと
を有し、 まず前記加減算回路を用いて、前記の定数から、入力
されたデータの仮数部を引いた値を前記第１のレジスタ
と第２のレジスタの初期値として記憶させ、前記乗算回
路により前記第１のレジスタの内容と第２のレジスタの
積を求め、その積と前記第１のレジスタの内容との和を
前記加減算回路を用いて求め前記第１のレジスタに記憶
させ、続いて前記乗算回路により前記第２のレジスタの
内容の２乗を求め、これを前記第２のレジスタに記憶さ
せ、この過程を交互に予め決められた回数繰り返し、そ
のときの前記第１のレジスタの内容と前記定数を記憶し
たメモリの内容との和を前記加減算回路を用いて求めた
値を出力することを特徴とする。
第２の発明は、加減算回路と乗算回路のみを用いて、
正規化されたデータの逆数を算出する型の逆数算出回路
であって、 乗算回路と、加減算回路と、第１のレジスタと、第２
のレジスタと、1.0に相当する定数を記憶するメモリ
と、入力されたデータの仮数部の値から繰り返し数を決
定する手段とを有し、 前記加減算回路を用いて、前記の定数から、入力され
たデータの仮数部を引いた値を前記第１のレジスタと第
２のレジスタの初期値として記憶させ、前記乗算回路に
より前記第１のレジスタの内容と第２のレジスタの積を
求め、その積と前記第１のレジスタの内容との和を前記
加減算回路を用いて求め前記第１のレジスタに記憶さ
せ、続いて前記乗算回路により前記第２のレジスタの内
容の２乗を求め、これを前記第２のレジスタに記憶さ
せ、この過程を前記繰り返し数を決定する手段で決めら
れた回数だけ繰り返し、そのときの前記第１のレジスタ
の内容と前記定数との和を前記加減算回路を用いて求め
た値を出力することを特徴とする。
正規化されたデータの逆数を算出する型の逆数算出回路
であって、 乗算回路と、加減算回路と、第１のレジスタと、第２
のレジスタと、1.0に相当する定数を記憶するメモリ
と、入力されたデータの仮数部の値から繰り返し数を決
定する手段とを有し、 前記加減算回路を用いて、前記の定数から、入力され
たデータの仮数部を引いた値を前記第１のレジスタと第
２のレジスタの初期値として記憶させ、前記乗算回路に
より前記第１のレジスタの内容と第２のレジスタの積を
求め、その積と前記第１のレジスタの内容との和を前記
加減算回路を用いて求め前記第１のレジスタに記憶さ
せ、続いて前記乗算回路により前記第２のレジスタの内
容の２乗を求め、これを前記第２のレジスタに記憶さ
せ、この過程を前記繰り返し数を決定する手段で決めら
れた回数だけ繰り返し、そのときの前記第１のレジスタ
の内容と前記定数との和を前記加減算回路を用いて求め
た値を出力することを特徴とする。
本発明では、入力データは正規化されたデータの仮数
部であるから、そのデータをａとすれば値の範囲は以下
の式（１）のように表せる。
部であるから、そのデータをａとすれば値の範囲は以下
の式（１）のように表せる。
0.5≦ａ＜1.0 （１） ここで、1.0からａを引いた値をｂとすると、ｂの範
囲は次のようになる。
囲は次のようになる。
ｂ＝１−a; 0.0＜ｂ≦0.5 （２） 従って、求めるａの逆数ｘは式（３）のように級数で
表される。
表される。
ｘ＝1/a ＝1/（１−ｂ） ＝１＋ｂ＋b2＋b3… （３） ここで、２のｋ乗をｍとし、式（３）の級数の１を除
いた部分のｍ次までの部分和をwkとし、さらにｂのｍ乗
をukとする。
いた部分のｍ次までの部分和をwkとし、さらにｂのｍ乗
をukとする。
wk＝ｂ＋b2＋b3＋…＋bm uk＝bm （但しｍ＝2k） （４） これを、ｋが０から３の場合を書き下せば次のように
なる。
なる。
w0＝ｂ u0＝ｂ w1＝ｂ＋b2 ＝w0＋w0×u0 u1＝b2＝u0×u0 w2＝ｂ＋b2＋b3＋b4 ＝ｂ＋b2＋（ｂ＋b2）×b2 ＝w1＋w1×u1 u2＝b4＝u1×u1 w3＝ｂ＋b2＋b3＋b4＋b5＋b6＋b7＋b8 ＝ｂ＋b2＋b3＋b4 ＋（ｂ＋b2＋b3＋b4）×b4 ＝w2＋w2×u2 u3＝b8＝u2×u2 これから、次の漸化式が得られる。
初期値： w0＝b,u0＝ｂ （５） ｋ回目の繰り返しにおける値： wk＝wk-1＋wk-1×uk-1 uk＝uk-1×uk-1 （６） 本発明における２つのレジスタの内、第１のレジスタ
はwkを記憶し、第２のレジスタukを記憶する。
はwkを記憶し、第２のレジスタukを記憶する。
式（６）によれば、繰り返し毎にwk-1×uk-1ずつ近似
が改善されるので、誤差の対数が指数関数的に減少する
こと、即ち、有効桁数が指数関数的に増大することが分
かる。これは式（３）の級数を項別に逐次計算する場合
よりきわめて早いことを示している。また第２の従来例
も誤差の対数は直線的に減少することが示されているか
ら、従来例と比較しても高速であることが分かる。しか
も、必要な精度の結果を得るための繰り返し数は予め正
確に見積もることができ、例えば、結果の仮数部として
16ビットの精度が必要な場合には、最悪の場合（データ
が0.5の場合）でも４回の繰り返しでよい。この点は繰
り返し回数と精度の関係が不明確な従来例による場合と
大きく異なる。第１の本発明では、このように必要な精
度が得られる最悪の場合の繰り返し数だけ繰り返す。こ
の第１の発明の場合は、制限が容易であるという特徴が
ある。なお、式（５）の初期値は２つのレジスタともに
同一の値であるので、式（６）の２つの乗算は同一の結
果となる。従って、１回目の演算のみは乗算器の出力を
第１のレジスタの値に加えると同時に第２のレジスタに
記憶させることで、乗算１回分の時間短縮が可能であ
る。
が改善されるので、誤差の対数が指数関数的に減少する
こと、即ち、有効桁数が指数関数的に増大することが分
かる。これは式（３）の級数を項別に逐次計算する場合
よりきわめて早いことを示している。また第２の従来例
も誤差の対数は直線的に減少することが示されているか
ら、従来例と比較しても高速であることが分かる。しか
も、必要な精度の結果を得るための繰り返し数は予め正
確に見積もることができ、例えば、結果の仮数部として
16ビットの精度が必要な場合には、最悪の場合（データ
が0.5の場合）でも４回の繰り返しでよい。この点は繰
り返し回数と精度の関係が不明確な従来例による場合と
大きく異なる。第１の本発明では、このように必要な精
度が得られる最悪の場合の繰り返し数だけ繰り返す。こ
の第１の発明の場合は、制限が容易であるという特徴が
ある。なお、式（５）の初期値は２つのレジスタともに
同一の値であるので、式（６）の２つの乗算は同一の結
果となる。従って、１回目の演算のみは乗算器の出力を
第１のレジスタの値に加えると同時に第２のレジスタに
記憶させることで、乗算１回分の時間短縮が可能であ
る。
一方、式（５）および（６）によれば初期値ｂが小さ
いほど（従ってａが１に近いほど）収束が早いことが分
かる。しかも、必要な精度が得られる繰り返し数は１回
から数回の間にあり、ａの仮数部の上位ビットを判定す
れば繰り返し数を決めることができる。これは、ａの仮
数部の上位ビットに対応するテーブルに必要な回数を記
憶しておくことで、容易に実現できる。必要なテーブル
のサイズは、ａの仮数部の上位６ないし８ビットを参照
すればよいので、数十から数百あれば十分である。
いほど（従ってａが１に近いほど）収束が早いことが分
かる。しかも、必要な精度が得られる繰り返し数は１回
から数回の間にあり、ａの仮数部の上位ビットを判定す
れば繰り返し数を決めることができる。これは、ａの仮
数部の上位ビットに対応するテーブルに必要な回数を記
憶しておくことで、容易に実現できる。必要なテーブル
のサイズは、ａの仮数部の上位６ないし８ビットを参照
すればよいので、数十から数百あれば十分である。
なお、各繰り返し毎に２つのレジスタに格納するデー
タを正規化する必要はないため、加減算器や乗算器は固
定小数点のものを用いることもできる。また定数メモリ
に記憶する1.0に相当するデータはこの加減算器や乗算
器を用いる際の数表現における単位の値を表すものであ
る。
タを正規化する必要はないため、加減算器や乗算器は固
定小数点のものを用いることもできる。また定数メモリ
に記憶する1.0に相当するデータはこの加減算器や乗算
器を用いる際の数表現における単位の値を表すものであ
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、第１の発明の実施例のブロック図である。
まず、主要な構成部個々の機能を説明する。
乗算器２は、信号線107から入力される値に信号線106
から入力される値を掛けて、積を信号線108に出力す
る。この演算は、基本クロックに同期して行われ、各ク
ロック時点で入力されているデータについて絶えず行わ
れる。なお、基本クロックはすべての要素回路に送られ
るものであるが、煩雑になるのを避けるため信号線は図
示していない。
から入力される値を掛けて、積を信号線108に出力す
る。この演算は、基本クロックに同期して行われ、各ク
ロック時点で入力されているデータについて絶えず行わ
れる。なお、基本クロックはすべての要素回路に送られ
るものであるが、煩雑になるのを避けるため信号線は図
示していない。
加減算器３は、信号線112から送られる信号から信号
線101から入力されるデータを引いて、結果を信号線102
に送る。
線101から入力されるデータを引いて、結果を信号線102
に送る。
加減算器４は、信号線104と信号線109から送られるデ
ータの和を信号線111に出力する。
ータの和を信号線111に出力する。
加減算器５は、信号線104と信号線112から送られるデ
ータの輪を求め、結果を信号線113に出力する。
ータの輪を求め、結果を信号線113に出力する。
第１レジスタ６は、制御回路１から信号線126を介し
て書き込み制御信号が送られたときに、信号線103から
送られたデータを記憶する。信号線104へは、記憶して
あるデータが絶えず送り出される。この第１のレジスタ
６のデータは、漸化式（６）のwkに相当する。
て書き込み制御信号が送られたときに、信号線103から
送られたデータを記憶する。信号線104へは、記憶して
あるデータが絶えず送り出される。この第１のレジスタ
６のデータは、漸化式（６）のwkに相当する。
第２レジスタ７は、制御回路１から信号線125を介し
て送られる書き込み制御信号に従って、漸化式（６）の
ukに相当するデータを信号線105から受けて記憶する。
その記憶してあるデータは、信号線106に出力される。
て送られる書き込み制御信号に従って、漸化式（６）の
ukに相当するデータを信号線105から受けて記憶する。
その記憶してあるデータは、信号線106に出力される。
定数メモリ８は、1.0に相当するデータを記憶してお
き、このデータを信号線112を介して加減算器３および
加減算器５へ送る。
き、このデータを信号線112を介して加減算器３および
加減算器５へ送る。
スイッチ9,10,11,12は、制御回路１からの指令により
信号の流れを切り替えるものである。
信号の流れを切り替えるものである。
なお図中、２は乗算器である。
次に、本実施例の動作を説明する。
まず、データが信号線101から入力されると同時に、
信号線114から制御回路１へ演算開始を指令する信号が
入力される。信号線101から入力された信号はただち
に、加減算器３において定数メモリ８から送られる定数
から引かれ、結果が信号線102を介してスイッチ９およ
び10に送られる。このタイミングに合わせて、制御回路
１から信号線121および122を介してそれぞれスイッチ９
および10に制御信号が送られ、スイッチ９では信号線10
2と103がつながれ、加減算器３からのデータが第１レジ
スタ６に送られ、スイッチ10では信号線102と105がつな
がれて、同一のデータが第２レジスタ７に送られる。同
時に、制御回路１から信号線126および信号線125を介し
てそれぞれ第１レジスタ６および第２レジスタ７に書き
込み制御信号が送られて、各レジスタは前記データを受
け取り、記憶する。ここで、スイッチ９およびスイッチ
10はそれぞれ反対側に切り替えられ、信号線111と信号
線103が接続され、信号線110と信号線105が接続され
る。
信号線114から制御回路１へ演算開始を指令する信号が
入力される。信号線101から入力された信号はただち
に、加減算器３において定数メモリ８から送られる定数
から引かれ、結果が信号線102を介してスイッチ９およ
び10に送られる。このタイミングに合わせて、制御回路
１から信号線121および122を介してそれぞれスイッチ９
および10に制御信号が送られ、スイッチ９では信号線10
2と103がつながれ、加減算器３からのデータが第１レジ
スタ６に送られ、スイッチ10では信号線102と105がつな
がれて、同一のデータが第２レジスタ７に送られる。同
時に、制御回路１から信号線126および信号線125を介し
てそれぞれ第１レジスタ６および第２レジスタ７に書き
込み制御信号が送られて、各レジスタは前記データを受
け取り、記憶する。ここで、スイッチ９およびスイッチ
10はそれぞれ反対側に切り替えられ、信号線111と信号
線103が接続され、信号線110と信号線105が接続され
る。
この後は、繰り返し動作に入る。各繰り返しのはじめ
では、まず制御回路１から信号線123を介してスイッチ1
1に制御信号が送られ、信号線104と信号線107が接続さ
れ、第１レジスタ６の内容が乗算器２に送られる。この
とき第２レジスタ７の内容は絶えず乗算器に入力されて
いるから、乗算器２では第１レジスタ６の内容と第２レ
ジスタ７の積が得られる。
では、まず制御回路１から信号線123を介してスイッチ1
1に制御信号が送られ、信号線104と信号線107が接続さ
れ、第１レジスタ６の内容が乗算器２に送られる。この
とき第２レジスタ７の内容は絶えず乗算器に入力されて
いるから、乗算器２では第１レジスタ６の内容と第２レ
ジスタ７の積が得られる。
この結果が出力されるタイミングに同期して制御回路
１から信号線124を介してスイッチ12に制御信号が送ら
れ、信号線108と信号線109が接続され、前の積データが
加減算器４に送られる。一方このタイミングにおいて
は、乗算器２は次のデータを受け取って、新たな演算を
始められるので、制御回路１からスイッチ11に制御信号
が送られ、信号線106と信号線107が接続され、第２レジ
スタ７の内容の２乗の計算が行われる。
１から信号線124を介してスイッチ12に制御信号が送ら
れ、信号線108と信号線109が接続され、前の積データが
加減算器４に送られる。一方このタイミングにおいて
は、乗算器２は次のデータを受け取って、新たな演算を
始められるので、制御回路１からスイッチ11に制御信号
が送られ、信号線106と信号線107が接続され、第２レジ
スタ７の内容の２乗の計算が行われる。
加減算器４での結果が得られるタイミングに同期し
て、制御回路１から信号線126を介して第１レジスタ６
に書き込み制御信号が送られ、新たに求められたwkのデ
ータが第１レジスタ６に記憶される。一方、乗算器２で
の結果が得られるタイミングで、制御回路１から第２レ
ジスタ７に書き込み制御信号が送られ、ukの新しい値が
記憶される。これで第１回の繰り返し演算が終了し、次
の基本クロックでは新たな繰り返し演算を行う。
て、制御回路１から信号線126を介して第１レジスタ６
に書き込み制御信号が送られ、新たに求められたwkのデ
ータが第１レジスタ６に記憶される。一方、乗算器２で
の結果が得られるタイミングで、制御回路１から第２レ
ジスタ７に書き込み制御信号が送られ、ukの新しい値が
記憶される。これで第１回の繰り返し演算が終了し、次
の基本クロックでは新たな繰り返し演算を行う。
制御回路１が予め決められた回数の繰り返しの制御を
終えた時点では、加減算器５において信号線104を介し
て送られる第１レジスタ６の内容と、信号線112を介し
て送られる定数メモリ８の内容とが足されたものは、求
める逆数となっている。これが信号線113から出力され
る。同時に制御回路１からは、信号線115に結果の得ら
れたことを知らせる信号が出力される。
終えた時点では、加減算器５において信号線104を介し
て送られる第１レジスタ６の内容と、信号線112を介し
て送られる定数メモリ８の内容とが足されたものは、求
める逆数となっている。これが信号線113から出力され
る。同時に制御回路１からは、信号線115に結果の得ら
れたことを知らせる信号が出力される。
この例を除算に用いる場合は、作用に述べたように、
入力前にデータの正規化が必要であり、出力後には被除
数との掛け算が必要となる。このとき、乗算器２を用い
るならば、さらに信号線とスイッチの追加が必要とな
る。
入力前にデータの正規化が必要であり、出力後には被除
数との掛け算が必要となる。このとき、乗算器２を用い
るならば、さらに信号線とスイッチの追加が必要とな
る。
また実施例では加減算回路を３つ用いているが、同時
に使われることはないので、第３図に示した第２の従来
例と同様に、加減算回路を１つ用いて時分割多重制御に
より実現することも可能である。
に使われることはないので、第３図に示した第２の従来
例と同様に、加減算回路を１つ用いて時分割多重制御に
より実現することも可能である。
次に、第２図を用いて第２の発明の実施例を説明す
る。図において乗算器２、加減算器3,4および５、第１
レジスタ６、第２レジスタ７、定数メモリ８、スイッチ
9,10,11および12は、それぞれ第１図の実施例と同一の
動作をする。
る。図において乗算器２、加減算器3,4および５、第１
レジスタ６、第２レジスタ７、定数メモリ８、スイッチ
9,10,11および12は、それぞれ第１図の実施例と同一の
動作をする。
本実施例では以下の点が第１図の実施例と異なる。即
ち、信号線101から入力されたデータが加減算回路３に
送られると同様に回数テーブル13にも送られ、ここでそ
の上位ビットのデータをアドレスとして対応する繰り返
し回数が信号線116を介して制御回路１に送られる。制
御回路１は、第１図の実施例と異なり、予め決められた
回数の繰り返しを制御するのではなく、この回数テーブ
ル13から送られた回数データに従って制御する。
ち、信号線101から入力されたデータが加減算回路３に
送られると同様に回数テーブル13にも送られ、ここでそ
の上位ビットのデータをアドレスとして対応する繰り返
し回数が信号線116を介して制御回路１に送られる。制
御回路１は、第１図の実施例と異なり、予め決められた
回数の繰り返しを制御するのではなく、この回数テーブ
ル13から送られた回数データに従って制御する。
本実施例によれば、回数を決定するために余分な時間
が必要であるため、最悪の場合、即ち入力データが0.5
に近い場合には位置の実施例よりも演算時間が多くかか
る。しかし入力データが1.0に近い場合には、繰り返し
はより少なく最小では１回でよく、入力データの値が0.
5から1.0の間に分布しているとするならば、平均的には
この実施例の方が高速に逆数を求められる。
が必要であるため、最悪の場合、即ち入力データが0.5
に近い場合には位置の実施例よりも演算時間が多くかか
る。しかし入力データが1.0に近い場合には、繰り返し
はより少なく最小では１回でよく、入力データの値が0.
5から1.0の間に分布しているとするならば、平均的には
この実施例の方が高速に逆数を求められる。
ところで、乗算器２からスイッチ12を介して信号線10
9に送り出される信号は、近似を修正する値であるか
ら、この値が必要な精度において０と見なせるほどに小
さくなれば、必要な精度の逆数が得られたことが分かる
ので、第１の発明において、ここに比較判定器を設けれ
ば予め決められた回数の繰り返しに達しなくても、必要
な精度が得られた時点で処理を打ち切ることができる。
しかしながら、比較は基本的に減算と同一の処理である
から、比較判定とその結果による制御の切り替えには通
常加減算と同等以上の時間がかかるため、繰り返し毎に
このような処理を行うことは演算時間の増大を招く。
9に送り出される信号は、近似を修正する値であるか
ら、この値が必要な精度において０と見なせるほどに小
さくなれば、必要な精度の逆数が得られたことが分かる
ので、第１の発明において、ここに比較判定器を設けれ
ば予め決められた回数の繰り返しに達しなくても、必要
な精度が得られた時点で処理を打ち切ることができる。
しかしながら、比較は基本的に減算と同一の処理である
から、比較判定とその結果による制御の切り替えには通
常加減算と同等以上の時間がかかるため、繰り返し毎に
このような処理を行うことは演算時間の増大を招く。
これに対し、第２の発明では、はじめに回数を決める
だけの時間が必要なだけで、平均処理時間を短くするこ
とができるという利点がある。
だけの時間が必要なだけで、平均処理時間を短くするこ
とができるという利点がある。
第２の発明においても加減算回路を１つ用いて時分割
多重制御を行うことで回路の簡単化が図れる。
多重制御を行うことで回路の簡単化が図れる。
以上説明したように本発明によれば、従来より少ない
演算で、しかも予め決められた回数あるいは入力データ
に応じて決められる回数の繰り返し演算で、所望の精度
の逆数を求められるという効果がある。
演算で、しかも予め決められた回数あるいは入力データ
に応じて決められる回数の繰り返し演算で、所望の精度
の逆数を求められるという効果がある。
従来例と比較したときの演算量の低減の効果は、要求
される精度が高いときほど著しい。これは、従来例では
繰り返し毎に改善される精度の桁数（ビット数）が直線
的であり、有効桁が一定の桁数ずつ増加するのに対し、
本発明では、有効桁が指数関数的に増大するためであ
る。
される精度が高いときほど著しい。これは、従来例では
繰り返し毎に改善される精度の桁数（ビット数）が直線
的であり、有効桁が一定の桁数ずつ増加するのに対し、
本発明では、有効桁が指数関数的に増大するためであ
る。
また、従来例では有限回の繰り返しで得られる結果の
精度は一般的には保証されず、予めいくつかのデータで
調べた値と同程度の精度がその他のデータについても得
られるものと期待しているのみであるのに対し、本発明
によれば、データによらず決められた演算量で必要な精
度を保証できる点は、応用上重量な効果である。
精度は一般的には保証されず、予めいくつかのデータで
調べた値と同程度の精度がその他のデータについても得
られるものと期待しているのみであるのに対し、本発明
によれば、データによらず決められた演算量で必要な精
度を保証できる点は、応用上重量な効果である。
第１図は、第１の発明の実施例のブロック図、 第２図は、第２の発明の実施例のブロック図、 第３図は、従来の逆数算出回路の一例を示すブロック図
である。 １……制御回路 ２……乗算器 3,4,5……加減算器 ６……第１レジスタ ７……第２レジスタ ８……定数メモリ 9,10,11,12……スイッチ 13……回数テーブル
である。 １……制御回路 ２……乗算器 3,4,5……加減算器 ６……第１レジスタ ７……第２レジスタ ８……定数メモリ 9,10,11,12……スイッチ 13……回数テーブル
Claims (2)
- 【請求項１】加減算回路と乗算回路のみを用いて、正規
化されたデータの逆数を算出する型の逆数算出回路であ
って、 乗算回路と、加減算回路と、第１のレジスタと、第２の
レジスタと、1.0に相当する定数を記憶するメモリとを
有し、 まず前記加減算回路を用いて、前記の定数から、入力さ
れたデータの仮数部を引いた値を前記第１のレジスタと
第２のレジスタの初期値として記憶させ、前記乗算回路
により前記第１のレジスタの内容と第２のレジスタの積
を求め、その積と前記第１のレジスタの内容との和を前
記加減算回路を用いて求め前記第１のレジスタに記憶さ
せ、続いて前記乗算回路により前記第２のレジスタの内
容の２乗を求め、これを前記第２のレジスタに記憶さ
せ、この過程を交互に予め決められた回数繰り返し、そ
のときの前記第１のレジスタの内容と前記定数を記憶し
たメモリの内容との和を前記加減算回路を用いて求めた
値を出力することを特徴とする逆数算出回路。 - 【請求項２】加減算回路と乗算回路のみを用いて、正規
化されたデータの逆数を算出する型の逆数算出回路であ
って、 乗算回路と、加減算回路と、第１のレジスタと、第２の
レジスタと、1.0に相当する定数を記憶するメモリと、
入力されたデータの仮数部の値から繰り返し数を決定す
る手段とを有し、 前記加減算回路を用いて、前記の定数から、入力された
データの仮数部を引いた値を前記第１のレジスタと第２
のレジスタの初期値として記憶させ、前記乗算回路によ
り前記第１のレジスタの内容と第２のレジスタの積を求
め、その積と前記第１のレジスタの内容との和を前記加
減算回路を用いて求め前記第１のレジスタに記憶させ、
続いて前記乗算回路により前記第２のレジスタの内容の
２乗を求め、これを前記第２のレジスタに記憶させ、こ
の過程を前記繰り返し数を決定する手段で決められた回
数だけ繰り返し、そのときの前記第１のレジスタの内容
と前記定数との和を前記加減算回路を用いて求めた値を
出力することを特徴とする逆数算出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166236A JP2943255B2 (ja) | 1990-06-25 | 1990-06-25 | 逆数算出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166236A JP2943255B2 (ja) | 1990-06-25 | 1990-06-25 | 逆数算出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0455936A JPH0455936A (ja) | 1992-02-24 |
| JP2943255B2 true JP2943255B2 (ja) | 1999-08-30 |
Family
ID=15827639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166236A Expired - Fee Related JP2943255B2 (ja) | 1990-06-25 | 1990-06-25 | 逆数算出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943255B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9146706B2 (en) * | 2006-05-05 | 2015-09-29 | Qualcomm Incorporated | Controlled-precision iterative arithmetic logic unit |
| EP4101775A1 (en) | 2016-05-31 | 2022-12-14 | Dai Nippon Printing Co., Ltd. | Cap sterilizer, content filling system, cap sterilization method |
-
1990
- 1990-06-25 JP JP2166236A patent/JP2943255B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0455936A (ja) | 1992-02-24 |
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