JPH04277932A - 画像データ圧縮装置 - Google Patents
画像データ圧縮装置Info
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- JPH04277932A JPH04277932A JP3039688A JP3968891A JPH04277932A JP H04277932 A JPH04277932 A JP H04277932A JP 3039688 A JP3039688 A JP 3039688A JP 3968891 A JP3968891 A JP 3968891A JP H04277932 A JPH04277932 A JP H04277932A
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- 239000011159 matrix material Substances 0.000 claims abstract description 24
- 230000009466 transformation Effects 0.000 claims abstract description 24
- 238000013144 data compression Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000000844 transformation Methods 0.000 abstract 1
- 230000001131 transforming effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000004422 calculation algorithm Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000017105 transposition Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000011426 transformation method Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、画像データ圧縮装置に
関し、特に離散コサイン変換，逆変換方式に関する。
関し、特に離散コサイン変換，逆変換方式に関する。
【０００２】
【従来の技術】離散コサイン変換方式は、画像の高能率
符号化の一手段として最近注目を集めているが、入力信
号のスピードが速い上に計算量が多いため、ハードウェ
ア規模が膨大となる。従って、種々の高速演算アルゴリ
ズムが考え出されている。しかし、それらの高速演算ア
ルゴリズムを用いてパイプライン処理回路構成によりハ
ードウェア化する場合、回路規模的に大きく、汎用性の
低いハードウェアで、演算語長が長いものとなる。また
、離散コサイン順変換と逆変換とをハードウェア共用化
する場合、回路接続の切換を必要とし、更に回路規模が
大きくなる。
符号化の一手段として最近注目を集めているが、入力信
号のスピードが速い上に計算量が多いため、ハードウェ
ア規模が膨大となる。従って、種々の高速演算アルゴリ
ズムが考え出されている。しかし、それらの高速演算ア
ルゴリズムを用いてパイプライン処理回路構成によりハ
ードウェア化する場合、回路規模的に大きく、汎用性の
低いハードウェアで、演算語長が長いものとなる。また
、離散コサイン順変換と逆変換とをハードウェア共用化
する場合、回路接続の切換を必要とし、更に回路規模が
大きくなる。
【０００３】従って、この方式のハードウェア化を考慮
した場合、回路が単純で単位ユニットの繰返しで実現す
ることができ、演算語長も短くでき、回路接続の切換を
必要としない為、それらの高速演算アルゴリズムを用い
ずに、Ｎ×Ｎの行列演算を行ってしまう場合が多い。
した場合、回路が単純で単位ユニットの繰返しで実現す
ることができ、演算語長も短くでき、回路接続の切換を
必要としない為、それらの高速演算アルゴリズムを用い
ずに、Ｎ×Ｎの行列演算を行ってしまう場合が多い。
【０００４】この離散コサイン変換方式の変換行列は、
次の式で定義される。
次の式で定義される。
【０００５】
【０００６】また、２次元コサイン順変換（２Ｄ−ＦＤ
ＣＴ）と、逆変換（２Ｄ−ＩＤＣＴ）とは次式のように
表せる。
ＣＴ）と、逆変換（２Ｄ−ＩＤＣＴ）とは次式のように
表せる。
【０００７】
【０００８】従って、２次元コサイン順変換は、［Ｘｍ
ｎ］の行について１次元コサイン順変換を行い、これを
転置して再び１次元コサイン順変換を行うことになる。 ２次元コサイン逆変換も同様に、［Ｃｉｊ］の行につい
て１次元コサイン逆変換を行い、これを転置して再び１
次元コサイン逆変換を行う。
ｎ］の行について１次元コサイン順変換を行い、これを
転置して再び１次元コサイン順変換を行うことになる。 ２次元コサイン逆変換も同様に、［Ｃｉｊ］の行につい
て１次元コサイン逆変換を行い、これを転置して再び１
次元コサイン逆変換を行う。
【０００９】図３は、従来例のＮ＝８のときの２次元離
散コサイン順変換装置の構成を示すブロック図で、８ポ
イントの行列乗算を並列処理で行う場合を示している。
散コサイン順変換装置の構成を示すブロック図で、８ポ
イントの行列乗算を並列処理で行う場合を示している。
【００１０】入力端子１から１ライン分（８ポイント）
の画像データが取り込まれ、直列並列変換器２により所
望の並列データ列に並べ換えて８ポイント離散コサイン
変換部３１に入力される。この８ポイント離散コサイン
変換部３１では、８×８の行列乗算を行い、その８ポイ
ントの並列出力データは並列直列変換器９により直列デ
ータに変換され、転置用メモリ１９に書込まれる。この
メモリ１９により転置された１次元離散コサイン変換デ
ータ列に対し、この１次元離散コサイン変換と同じ機能
の直列並列変換部１０，８ポイント離散コサイン変換部
３２，および並列直列変換部１７で構成される１次元離
散コサイン変換を行い、出力端子１８から２次元コサイ
ン変換画像データが出力される。
の画像データが取り込まれ、直列並列変換器２により所
望の並列データ列に並べ換えて８ポイント離散コサイン
変換部３１に入力される。この８ポイント離散コサイン
変換部３１では、８×８の行列乗算を行い、その８ポイ
ントの並列出力データは並列直列変換器９により直列デ
ータに変換され、転置用メモリ１９に書込まれる。この
メモリ１９により転置された１次元離散コサイン変換デ
ータ列に対し、この１次元離散コサイン変換と同じ機能
の直列並列変換部１０，８ポイント離散コサイン変換部
３２，および並列直列変換部１７で構成される１次元離
散コサイン変換を行い、出力端子１８から２次元コサイ
ン変換画像データが出力される。
【００１１】
【発明が解決しようとする課題】この従来の離散コサイ
ン変換装置では、乗算回数が多く、高速化を考えて並列
処理を行うにしても、ハードウェア規模に限界がある。 また一方で、高速演算アルゴリズムを用いたとしても、
回路規模的に大きく、汎用性の低いハードウェアで、演
算語長が長いものとなる。また、離散コサイン順変換と
逆変換をハードウェア共用化する場合、回路接続の切換
を必要とし、更に回路規模が大きくなる為、有用性が低
いという問題点があった。
ン変換装置では、乗算回数が多く、高速化を考えて並列
処理を行うにしても、ハードウェア規模に限界がある。 また一方で、高速演算アルゴリズムを用いたとしても、
回路規模的に大きく、汎用性の低いハードウェアで、演
算語長が長いものとなる。また、離散コサイン順変換と
逆変換をハードウェア共用化する場合、回路接続の切換
を必要とし、更に回路規模が大きくなる為、有用性が低
いという問題点があった。
【００１２】本発明の目的は、これらの問題を解決し、
乗算回数を半減させることにより、ハードウェア規模を
大きくすることなく、高速化すると共に、コサイン変換
，逆変換の共用化を図った画像データ圧縮装置を提供す
ることにある。
乗算回数を半減させることにより、ハードウェア規模を
大きくすることなく、高速化すると共に、コサイン変換
，逆変換の共用化を図った画像データ圧縮装置を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明の画像データ圧縮
装置の構成は、縦横の画素がＮ×Ｎで構成される画像デ
ータブロックに対して、Ｎ×Ｎのコサイン係数行列を行
列乗算することにより画像データの直交変換を行うサン
プル数Ｎの離散コサイン変換を、離散コサイン変換式に
含まれるコサイン関数の周期性から同じ係数項について
まとめ、サンプル数Ｎ／２の離散コサイン変換２個に分
解し、（Ｎ／２）×（Ｎ／２）のコサイン係数行列を行
列乗算して離散コサイン変換を行うことにより、乗算回
数を半分に減少させたことを特徴とする。
装置の構成は、縦横の画素がＮ×Ｎで構成される画像デ
ータブロックに対して、Ｎ×Ｎのコサイン係数行列を行
列乗算することにより画像データの直交変換を行うサン
プル数Ｎの離散コサイン変換を、離散コサイン変換式に
含まれるコサイン関数の周期性から同じ係数項について
まとめ、サンプル数Ｎ／２の離散コサイン変換２個に分
解し、（Ｎ／２）×（Ｎ／２）のコサイン係数行列を行
列乗算して離散コサイン変換を行うことにより、乗算回
数を半分に減少させたことを特徴とする。
【００１４】本発明は、サンプル数Ｎ／２の離散コサイ
ン変換２個における（Ｎ／２）×（Ｎ／２）のコサイン
係数行列のそれぞれに対して逆行列を求め、離散コサイ
ン逆変換用の係数とし、（Ｎ／２）×（Ｎ／２）のコサ
イン係数逆行列を行列乗算して離散コサイン逆変換を行
うものであることもできる。
ン変換２個における（Ｎ／２）×（Ｎ／２）のコサイン
係数行列のそれぞれに対して逆行列を求め、離散コサイ
ン逆変換用の係数とし、（Ｎ／２）×（Ｎ／２）のコサ
イン係数逆行列を行列乗算して離散コサイン逆変換を行
うものであることもできる。
【００１５】
【実施例】図１は、本発明の第１の実施例の離散コサイ
ン変換方式の構成を示すブロック図であり、Ｎ＝８の場
合の例を示す。入力端子１から１ライン分（８ポイント
）の画像データが取り込まれ、直列並列変換器２及び回
路網切換部３により所望のデータ列に並べ換えて、分岐
節点４１ 〜４８ と加算節点５１ 〜５８ との間の
係数値１のバタフライ演算回路により加算データ列と減
算データ列とに分ける。加算データ列は、４ポイント離
散コサイン変換部６に入力され、減算データ列は、４ポ
イント離散コサイン変換部７に入力される。
ン変換方式の構成を示すブロック図であり、Ｎ＝８の場
合の例を示す。入力端子１から１ライン分（８ポイント
）の画像データが取り込まれ、直列並列変換器２及び回
路網切換部３により所望のデータ列に並べ換えて、分岐
節点４１ 〜４８ と加算節点５１ 〜５８ との間の
係数値１のバタフライ演算回路により加算データ列と減
算データ列とに分ける。加算データ列は、４ポイント離
散コサイン変換部６に入力され、減算データ列は、４ポ
イント離散コサイン変換部７に入力される。
【００１６】これら４ポイント離散コサイン変換部６，
７では、それぞれ４×４の行列乗算を行い、その８ポイ
ントの並列出力データを回路網切換部８及び並列直列変
換器９により直列データに変換され、転置用メモリ１９
に書き込まれる。転置された１次元離散コサイン変換デ
ータ列に対し、各部２〜９で構成される１次元離散コサ
イン変換と同じ機能の直列並列変換器１０，回路網切換
部１１，分岐節点１２１ 〜１２８ ，加算節点１３１
〜１３８ 、４ポイント離散コサイン変換部１４，１
５、回線切換部１６および並列直列変換器１７で構成さ
れる１次元離散コサイン変換を行い、出力端子１８から
２次元コサイン変換画像データが出力される。
７では、それぞれ４×４の行列乗算を行い、その８ポイ
ントの並列出力データを回路網切換部８及び並列直列変
換器９により直列データに変換され、転置用メモリ１９
に書き込まれる。転置された１次元離散コサイン変換デ
ータ列に対し、各部２〜９で構成される１次元離散コサ
イン変換と同じ機能の直列並列変換器１０，回路網切換
部１１，分岐節点１２１ 〜１２８ ，加算節点１３１
〜１３８ 、４ポイント離散コサイン変換部１４，１
５、回線切換部１６および並列直列変換器１７で構成さ
れる１次元離散コサイン変換を行い、出力端子１８から
２次元コサイン変換画像データが出力される。
【００１７】図２は、本発明の第２の実施例の離散コサ
イン変換方式の構成を示すブロック図であり、図１の離
散コサイン逆変換として利用される。これもＮ＝８の場
合の例である。入力端子１から１ライン分（８ポイント
）の画像データが取り込まれ、直列並列変換器２及び回
路網切換部３により所望のデータ列に並べ換えて、４ポ
イント離散コサイン逆変換部２１，２２に入力される。 ４ポイント離散コサイン逆変換部２１，２２では、それ
ぞれ４×４の行列乗算を行い、その８ポイントの並列出
力データを分岐節点４１ 〜４８ と加算節点５１ 〜
５８ との間の係数値１のバタフライ演算回路により演
算し、回路網切換部８及び並列直列変換器９により直列
データに変換され、転置用メモリ１９に書き込まれる。 このメモリ１９により、転置された１次元離散コサイン
逆変換データ列に対し、これらで構成される１次元離散
コサイン逆変換と同じ構成の直列並列変換器１０、回路
網切換部１１，１６、４ポイント離散コサイン逆変換部
２３，２４、分岐節点１２１ 〜１２８ が加算節点１
３１ 〜１３８ および並列直列変換器１７で構成され
る１次元離散コサイン逆変換を行い、出力端子１８から
２次元コサイン逆変換画像データが出力される。
イン変換方式の構成を示すブロック図であり、図１の離
散コサイン逆変換として利用される。これもＮ＝８の場
合の例である。入力端子１から１ライン分（８ポイント
）の画像データが取り込まれ、直列並列変換器２及び回
路網切換部３により所望のデータ列に並べ換えて、４ポ
イント離散コサイン逆変換部２１，２２に入力される。 ４ポイント離散コサイン逆変換部２１，２２では、それ
ぞれ４×４の行列乗算を行い、その８ポイントの並列出
力データを分岐節点４１ 〜４８ と加算節点５１ 〜
５８ との間の係数値１のバタフライ演算回路により演
算し、回路網切換部８及び並列直列変換器９により直列
データに変換され、転置用メモリ１９に書き込まれる。 このメモリ１９により、転置された１次元離散コサイン
逆変換データ列に対し、これらで構成される１次元離散
コサイン逆変換と同じ構成の直列並列変換器１０、回路
網切換部１１，１６、４ポイント離散コサイン逆変換部
２３，２４、分岐節点１２１ 〜１２８ が加算節点１
３１ 〜１３８ および並列直列変換器１７で構成され
る１次元離散コサイン逆変換を行い、出力端子１８から
２次元コサイン逆変換画像データが出力される。
【００１８】
【発明の効果】以上説明したように本発明は、サンプル
数Ｎの離散コサイン変換を、離散コサイン変換式に含ま
れるコサイン関数の周期性から同じ係数項についてまと
め、サンプル数Ｎ／２の離散コサイン変換２個に分解し
て、（Ｎ／２）×（Ｎ／２）のコサイン係数行列を行列
乗算することにより変換を行うことにより、また、サン
プル数Ｎ／２の離散コサイン変換２個における（Ｎ／２
）×（Ｎ／２）のコサイン係数行列のそれぞれに対して
逆行列を求め、離散コサイン逆変換用の係数とすること
で、離散コサイン逆変換についても（Ｎ／２）×（Ｎ／
２）のコサイン係数逆行列を行列乗算することにより変
換を行うことにより、それぞれ乗算回数を半分に減少さ
せたので、ハードウェアの規模を余り大きくすること無
く、高速化に寄与し、汎用性が高く、更に離散コサイン
順変換と逆変換のハードウェア共用化が可能になるとい
う効果を有する。
数Ｎの離散コサイン変換を、離散コサイン変換式に含ま
れるコサイン関数の周期性から同じ係数項についてまと
め、サンプル数Ｎ／２の離散コサイン変換２個に分解し
て、（Ｎ／２）×（Ｎ／２）のコサイン係数行列を行列
乗算することにより変換を行うことにより、また、サン
プル数Ｎ／２の離散コサイン変換２個における（Ｎ／２
）×（Ｎ／２）のコサイン係数行列のそれぞれに対して
逆行列を求め、離散コサイン逆変換用の係数とすること
で、離散コサイン逆変換についても（Ｎ／２）×（Ｎ／
２）のコサイン係数逆行列を行列乗算することにより変
換を行うことにより、それぞれ乗算回数を半分に減少さ
せたので、ハードウェアの規模を余り大きくすること無
く、高速化に寄与し、汎用性が高く、更に離散コサイン
順変換と逆変換のハードウェア共用化が可能になるとい
う効果を有する。
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第２の実施例を示すブロック図。
【図３】従来例の離散コサイン変換装置を示すブロック
図。
図。
１ 入力端子
１８ 出力端子
２，１０ 直列並列変換器
９，１７ 並列直列変換器
３，８，１１，１６ 回路網切換部４１ 〜４８
，１２１ 〜１２８ 分岐節点５１ 〜５８
，１３１ 〜１３８ 加算節点６，７，１４
，１５ ４ポイント離散コサイン順変換部 １９ 転置用メモリ
，１２１ 〜１２８ 分岐節点５１ 〜５８
，１３１ 〜１３８ 加算節点６，７，１４
，１５ ４ポイント離散コサイン順変換部 １９ 転置用メモリ
Claims (2)
- 【請求項１】 縦横の画素がＮ×Ｎで構成される画像
データブロックに対して、Ｎ×Ｎのコサイン係数行列を
行列乗算することにより画像データの直交変換を行うサ
ンプル数Ｎの離散コサイン変換を、離散コサイン変換式
に含まれるコサイン関数の周期性から同じ係数項につい
てまとめ、サンプル数Ｎ／２の離散コサイン変換２個に
分解し、（Ｎ／２）×（Ｎ／２）のコサイン係数行列を
行列乗算して離散コサイン変換を行うことにより、乗算
回数を半分に減少させたことを特徴とする画像データ圧
縮装置。 - 【請求項２】 サンプル数Ｎ／２の離散コサイン変換
２個における（Ｎ／２）×（Ｎ／２）のコサイン係数行
列のそれぞれに対して逆行列を求め、離散コサイン逆変
換用の係数とし、（Ｎ／２）×（Ｎ／２）のコサイン係
数逆行列を行列乗算して離散コサイン逆変換を行うもの
である請求項１記載の画像データ圧縮装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039688A JPH04277932A (ja) | 1991-03-06 | 1991-03-06 | 画像データ圧縮装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039688A JPH04277932A (ja) | 1991-03-06 | 1991-03-06 | 画像データ圧縮装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277932A true JPH04277932A (ja) | 1992-10-02 |
Family
ID=12560001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039688A Pending JPH04277932A (ja) | 1991-03-06 | 1991-03-06 | 画像データ圧縮装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04277932A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477478A (en) * | 1993-12-27 | 1995-12-19 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform processor |
| WO1996038794A1 (fr) * | 1995-06-01 | 1996-12-05 | Hitachi, Ltd. | Circuit de transformation en cosinus discrets |
| US5583803A (en) * | 1993-12-27 | 1996-12-10 | Matsushita Electric Industrial Co., Ltd. | Two-dimensional orthogonal transform processor |
| US5978508A (en) * | 1996-09-20 | 1999-11-02 | Nec Corporation | Two-dimensional inverse discrete cosine transformation circuit for MPEG2 video decoder |
| WO2000036842A1 (en) * | 1998-12-14 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Dct arithmetic device |
| JP2015061143A (ja) * | 2013-09-18 | 2015-03-30 | 沖電気工業株式会社 | 映像符号化装置、および、映像符号化プログラム |
-
1991
- 1991-03-06 JP JP3039688A patent/JPH04277932A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477478A (en) * | 1993-12-27 | 1995-12-19 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform processor |
| US5583803A (en) * | 1993-12-27 | 1996-12-10 | Matsushita Electric Industrial Co., Ltd. | Two-dimensional orthogonal transform processor |
| WO1996038794A1 (fr) * | 1995-06-01 | 1996-12-05 | Hitachi, Ltd. | Circuit de transformation en cosinus discrets |
| US6185595B1 (en) | 1995-06-01 | 2001-02-06 | Hitachi, Ltd. | Discrete cosine transformation operation circuit |
| US5978508A (en) * | 1996-09-20 | 1999-11-02 | Nec Corporation | Two-dimensional inverse discrete cosine transformation circuit for MPEG2 video decoder |
| WO2000036842A1 (en) * | 1998-12-14 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Dct arithmetic device |
| US6574648B1 (en) | 1998-12-14 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Dct arithmetic device |
| JP2015061143A (ja) * | 2013-09-18 | 2015-03-30 | 沖電気工業株式会社 | 映像符号化装置、および、映像符号化プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000711 |