JP3047505B2 - 直交変換装置 - Google Patents
直交変換装置Info
- Publication number
- JP3047505B2 JP3047505B2 JP12714291A JP12714291A JP3047505B2 JP 3047505 B2 JP3047505 B2 JP 3047505B2 JP 12714291 A JP12714291 A JP 12714291A JP 12714291 A JP12714291 A JP 12714291A JP 3047505 B2 JP3047505 B2 JP 3047505B2
- Authority
- JP
- Japan
- Prior art keywords
- butterfly
- point
- output
- transform
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像信号などを高能率
符号化する場合に、圧縮率を高めるために用いられる高
速データ変換手法の一手法である直交変換装置に関する
ものである。
符号化する場合に、圧縮率を高めるために用いられる高
速データ変換手法の一手法である直交変換装置に関する
ものである。
【０００２】
【従来の技術】従来の直交変換装置においては、異なる
直交変換においてはそれぞれ固有のハードウェアを備え
ていた。従って、(x_1,...,x_{2n})なる2n次組の入力信
号に対して2n点の直交変換又は(x_1+x_2,x_3+x_4,...,x
_{2n-1}+x_{2n})の2n-1点直交変換と(x_1-x_2,x_3-x_
4,...,x_{2n-1}-x_{2n})の2n-1点直交変換を行なうため
には、2n点の直交変換器と2n-1点直交変換器と、加減算
器が必要である。
直交変換においてはそれぞれ固有のハードウェアを備え
ていた。従って、(x_1,...,x_{2n})なる2n次組の入力信
号に対して2n点の直交変換又は(x_1+x_2,x_3+x_4,...,x
_{2n-1}+x_{2n})の2n-1点直交変換と(x_1-x_2,x_3-x_
4,...,x_{2n-1}-x_{2n})の2n-1点直交変換を行なうため
には、2n点の直交変換器と2n-1点直交変換器と、加減算
器が必要である。
【０００３】また、2n点の直交変換器の一部を用いて2
n-1点直交変換器が実現できる場合でもx_1+x_2,x_3+x_
4,...,x_{2n-1}+x_{2n},x_1-x_2,x_3-x_4,...,x_{2n-1}
-x_{2n}を計算する加減算器が必要である。
n-1点直交変換器が実現できる場合でもx_1+x_2,x_3+x_
4,...,x_{2n-1}+x_{2n},x_1-x_2,x_3-x_4,...,x_{2n-1}
-x_{2n}を計算する加減算器が必要である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、先に述べたように、ハードウェア規模
が大きくなる欠点があった。
ような構成では、先に述べたように、ハードウェア規模
が大きくなる欠点があった。
【０００５】本発明はかかる点に鑑み、直交変換の演算
精度を変えることなくハードウェア規模を低減する直交
変換装置を提供することを目的とする。
精度を変えることなくハードウェア規模を低減する直交
変換装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、(x_1,...,x_
{2n})なる2n次組の入力信号に対して、前記2n次組の入
力信号をそのまま出力するか又は(x_1,x_3,x_5,...,x_
{2n-1},x_{2n},...,x_4,x_2)と並べ換えて出力する並べ
換え器と、前記並べ換え器の出力である2n次組の信号に
対して前記並べ換えに対応した加減算または乗算を行な
う第1のバタフライ演算器と、1≦i<nなる第i番目のバタ
フライ演算器の出力である2n次組の信号に対して前記並
べ換えに対応した加減算または乗算を行なう第(i+1)の
バタフライ演算器を備え、前記並べ換え器で2n次組をそ
のまま出力した場合にはn個のバタフライ演算器で2n点
の直交変換を行ない、又前記並べ換え器で(x_1,x_3,x_
5,...,x_{2n-1},x_{2n},...,x_4,x_2)を出力した場合に
は1番目のバタフライ演算器でx_1+x_2,x_3+x_4,...,x_
{2n-1}+x_{2n},x_1-x_2,x_3-x_4,...,x_{2n-1}-x_{2n}
を計算して2番目からn番目までのn-1個のバタフライ演
算器で2n-1点直交変換を行なうことにより全体で(x_1+x
_2,x_3+x_4,...,x_{2n-1}+x_{2n})の2n-1点直交変換と
(x_1-x_2,x_3-x_4,...,x_{2n-1}-x_{2n})の2n-1点直交
変換を行なうことを特徴とする直交変換装置と、(z_
1,...,z_{2n})なる2n次組の入力信号に対して、モードA
とモードBの2種類のモードの一方が選択された場合に、
前記入力信号である2n次組の信号に対して前記モード対
応した加減算または乗算を行なう第1のバタフライ演算
器と、1≦i<nなる第i番目のバタフライ演算器の出力で
ある2n次組の信号に対して前記モードに対応した加減算
または乗算を行なう第(i+1)のバタフライ演算器と、前
記第n番目のバタフライ演算器の出力である(y_1,...,y_
{2n})なる2n次組の出力信号をモードAではそのまま出力
しモードBでは(y_1,y_{2 n},y_2,y_{2n-1},...,y_
{2n-1},y_{2n-1+1})と並べ換える並べ換え器を備え、モ
ードAではn個のバタフライ演算器で2n点の直交変換を行
ない、又モードBでは1番目からn-1番目までのn-1個のバ
タフライ演算器で2n-1点直交変換を行ないn番目のバタ
フライ演算器でn-1番目のバタフライ演算器の出力デー
タの1≦j≦2n-1なるj番目のデータと2n-j番目のデータ
の和と差を計算することにより全体で(z_1+x_2,z_3+x_
4,...,z_{2n-1}+z_{2n})の2n-1点直交変換と(z_1-z_2,z
_3-z_4,...,z_{2n-1}-z_{2n})の2n-1点直交変換を行な
うことを特徴とする直交変換装置である。
{2n})なる2n次組の入力信号に対して、前記2n次組の入
力信号をそのまま出力するか又は(x_1,x_3,x_5,...,x_
{2n-1},x_{2n},...,x_4,x_2)と並べ換えて出力する並べ
換え器と、前記並べ換え器の出力である2n次組の信号に
対して前記並べ換えに対応した加減算または乗算を行な
う第1のバタフライ演算器と、1≦i<nなる第i番目のバタ
フライ演算器の出力である2n次組の信号に対して前記並
べ換えに対応した加減算または乗算を行なう第(i+1)の
バタフライ演算器を備え、前記並べ換え器で2n次組をそ
のまま出力した場合にはn個のバタフライ演算器で2n点
の直交変換を行ない、又前記並べ換え器で(x_1,x_3,x_
5,...,x_{2n-1},x_{2n},...,x_4,x_2)を出力した場合に
は1番目のバタフライ演算器でx_1+x_2,x_3+x_4,...,x_
{2n-1}+x_{2n},x_1-x_2,x_3-x_4,...,x_{2n-1}-x_{2n}
を計算して2番目からn番目までのn-1個のバタフライ演
算器で2n-1点直交変換を行なうことにより全体で(x_1+x
_2,x_3+x_4,...,x_{2n-1}+x_{2n})の2n-1点直交変換と
(x_1-x_2,x_3-x_4,...,x_{2n-1}-x_{2n})の2n-1点直交
変換を行なうことを特徴とする直交変換装置と、(z_
1,...,z_{2n})なる2n次組の入力信号に対して、モードA
とモードBの2種類のモードの一方が選択された場合に、
前記入力信号である2n次組の信号に対して前記モード対
応した加減算または乗算を行なう第1のバタフライ演算
器と、1≦i<nなる第i番目のバタフライ演算器の出力で
ある2n次組の信号に対して前記モードに対応した加減算
または乗算を行なう第(i+1)のバタフライ演算器と、前
記第n番目のバタフライ演算器の出力である(y_1,...,y_
{2n})なる2n次組の出力信号をモードAではそのまま出力
しモードBでは(y_1,y_{2 n},y_2,y_{2n-1},...,y_
{2n-1},y_{2n-1+1})と並べ換える並べ換え器を備え、モ
ードAではn個のバタフライ演算器で2n点の直交変換を行
ない、又モードBでは1番目からn-1番目までのn-1個のバ
タフライ演算器で2n-1点直交変換を行ないn番目のバタ
フライ演算器でn-1番目のバタフライ演算器の出力デー
タの1≦j≦2n-1なるj番目のデータと2n-j番目のデータ
の和と差を計算することにより全体で(z_1+x_2,z_3+x_
4,...,z_{2n-1}+z_{2n})の2n-1点直交変換と(z_1-z_2,z
_3-z_4,...,z_{2n-1}-z_{2n})の2n-1点直交変換を行な
うことを特徴とする直交変換装置である。
【０００７】
【作用】本発明は前記した構成により、n次組(x_1,x_
2,...,x_{2n})の2n点直交変換、又は、n-1次組(x_1+x_
2,x_3+x_4,...,x_{2n-1}+x_{2n})と(x_1-x_2,x_3-x_
4,...,x_{2n-1}-x_{2n})のn-1点直交変換を行なうもの
である。
2,...,x_{2n})の2n点直交変換、又は、n-1次組(x_1+x_
2,x_3+x_4,...,x_{2n-1}+x_{2n})と(x_1-x_2,x_3-x_
4,...,x_{2n-1}-x_{2n})のn-1点直交変換を行なうもの
である。
【０００８】2n点のある直交変換( アダマール変換、フ
ーリエ変換、コサイン変換、サイン変換 )は高速計算ア
ルゴリズムが知られており、入力2個、出力2個の相互加
減算および乗算からなるバタフライ演算器n個で構成可
能である。従って、2n-1点直交変換装置はそのn個のバ
タフライ演算器の中のn-1個で構成することができる。
更に、先の直交変換( アダマール変換、フーリエ変換、
コサイン変換、サイン変換 )においては、2n点直交変換
を計算する場合に、2n-1点直交変換のアルゴリズムをそ
の内部に含んでいる。従って、2n点直交変換装置のn個
のバタフライ演算器の連続するn-1個のバタフライ演算
器を用いて2n-1点直交変換装置が構成できるので、残り
の1個のバタフライ演算器で加減算を行なうことができ
る。以上の原理により、2n点直交変換装置を(x_1+x_2,x
_3+x_4,...,x_{2n-1}+x_{2n})と(x_1-x_2,x_3-x_4,...,
x_{2n-1}-x_{2n})の2つの2n-1点直交変換を同時に行な
う2n- 1点直交変換装置と共用することが可能になる。
ーリエ変換、コサイン変換、サイン変換 )は高速計算ア
ルゴリズムが知られており、入力2個、出力2個の相互加
減算および乗算からなるバタフライ演算器n個で構成可
能である。従って、2n-1点直交変換装置はそのn個のバ
タフライ演算器の中のn-1個で構成することができる。
更に、先の直交変換( アダマール変換、フーリエ変換、
コサイン変換、サイン変換 )においては、2n点直交変換
を計算する場合に、2n-1点直交変換のアルゴリズムをそ
の内部に含んでいる。従って、2n点直交変換装置のn個
のバタフライ演算器の連続するn-1個のバタフライ演算
器を用いて2n-1点直交変換装置が構成できるので、残り
の1個のバタフライ演算器で加減算を行なうことができ
る。以上の原理により、2n点直交変換装置を(x_1+x_2,x
_3+x_4,...,x_{2n-1}+x_{2n})と(x_1-x_2,x_3-x_4,...,
x_{2n-1}-x_{2n})の2つの2n-1点直交変換を同時に行な
う2n- 1点直交変換装置と共用することが可能になる。
【０００９】
【実施例】（図1）は本発明の第1の実施例で直交変換の
1つであるアダマール変換における直交変換装置のブロ
ック図を示すものである。同図において、1は入力信
号、2は切替え信号、3は並べ換え器、4は並べ換え器出
力、5,7,8はバタフライ演算器、6,8,10はバタフライ演
算器出力信号である。
1つであるアダマール変換における直交変換装置のブロ
ック図を示すものである。同図において、1は入力信
号、2は切替え信号、3は並べ換え器、4は並べ換え器出
力、5,7,8はバタフライ演算器、6,8,10はバタフライ演
算器出力信号である。
【００１０】以上のように構成された本実施例の直交変
換装置について、以下その動作を説明する。まず、（図
2）に従来の4点高速アダマール変換の信号線図を示す。
同図において、{x_1,...,x_4}が入力信号であり、{z_
1,...,z_4}が出力信号である。x_i (1≦i≦4)はi番目の
入力信号であり、z_i (1≦i≦4)は周波数の低い成分に
対応する順番に並べた時のi番目の出力信号である。同
図で信号は左から右に向かって処理され、矢印が交わっ
ている点では加算が行なわれる。また、破線は符号が反
転(正負が逆)することを表している。なお、信号線図に
は簡単のため正規化は省略している(他の信号線図も同
様)従って、（図2）に示す4点アダマール変換では合計8
回の加減算で実現できるので、1入力当たり2回の加減算
となり、バタフライ演算器2個でハードウェアを構成す
ることができる。（図3）には、高速8点アダマール変換
の信号線図を示す。8点アダマール変換は合計24回の加
減算で実現できるので、1入力当たり3回の加減算とな
り、バタフライ演算器3個でハードウェアを構成するこ
とができる。一方、(x_1+x_2,x_3+x_4,x_5+x_6,x_7+x_
8)の4点アダマール変換と、(x_1-x_2,x_3-x_4,x_5-x_6,
x_7-x_8)の4点アダマール変換は（図4）に示す信号線図
で実現することができる。(x_1+x_2,x_3+x_4,x_5+x_6,x
_7+x_8)のアダマール変換の出力信号が(u_1,...,u_4)で
あり、(x_1-x_2,x_3-x_4,x_5-x_6,x_7-x_8)のアダマー
ル変換の出力信号が(u_5,...,u_8)である。（図4）の破
線矩形で囲まれた部分は、（図1）の同じ番号の機器に
対応しており、また、バタフライ演算器5,7,9は（図3）
の8点アダマール変換と同じ処理である。従って、（図
1）の構成で、(x_1,...,x_8)の8点アダマール変換又
は、(x_1+x_2,x_3+x_4,x_5+x_6,x_7+x_8)と(x_1-x_2,x_
3-x_4,x_5-x_6,x_7-x_8)の4点アダマール変換のいずれ
かを1つの装置で共用することができる。なお、（図1）
の2は並べ換え器3で、入力信号(x_1,...,x_8)をそのま
ま出力する(8点アダマール変換)か、(x_1,x_3,x_5,...,
x_{2n-1},x_{2n},...,x_4,x_2)と並べ換えて出力する(4
点アダマール変換)かを切替える切替え信号である。な
お、（図2）、（図3）、（図4）の信号線図に示した各
アダマール変換の逆変換の信号線図を（図5）、（図
6）、（図7）に示し、（図6）及び（図7）に示す逆変換
のいずれかを1つの装置で共用する構成のブロック図を
（図8）に示す。
換装置について、以下その動作を説明する。まず、（図
2）に従来の4点高速アダマール変換の信号線図を示す。
同図において、{x_1,...,x_4}が入力信号であり、{z_
1,...,z_4}が出力信号である。x_i (1≦i≦4)はi番目の
入力信号であり、z_i (1≦i≦4)は周波数の低い成分に
対応する順番に並べた時のi番目の出力信号である。同
図で信号は左から右に向かって処理され、矢印が交わっ
ている点では加算が行なわれる。また、破線は符号が反
転(正負が逆)することを表している。なお、信号線図に
は簡単のため正規化は省略している(他の信号線図も同
様)従って、（図2）に示す4点アダマール変換では合計8
回の加減算で実現できるので、1入力当たり2回の加減算
となり、バタフライ演算器2個でハードウェアを構成す
ることができる。（図3）には、高速8点アダマール変換
の信号線図を示す。8点アダマール変換は合計24回の加
減算で実現できるので、1入力当たり3回の加減算とな
り、バタフライ演算器3個でハードウェアを構成するこ
とができる。一方、(x_1+x_2,x_3+x_4,x_5+x_6,x_7+x_
8)の4点アダマール変換と、(x_1-x_2,x_3-x_4,x_5-x_6,
x_7-x_8)の4点アダマール変換は（図4）に示す信号線図
で実現することができる。(x_1+x_2,x_3+x_4,x_5+x_6,x
_7+x_8)のアダマール変換の出力信号が(u_1,...,u_4)で
あり、(x_1-x_2,x_3-x_4,x_5-x_6,x_7-x_8)のアダマー
ル変換の出力信号が(u_5,...,u_8)である。（図4）の破
線矩形で囲まれた部分は、（図1）の同じ番号の機器に
対応しており、また、バタフライ演算器5,7,9は（図3）
の8点アダマール変換と同じ処理である。従って、（図
1）の構成で、(x_1,...,x_8)の8点アダマール変換又
は、(x_1+x_2,x_3+x_4,x_5+x_6,x_7+x_8)と(x_1-x_2,x_
3-x_4,x_5-x_6,x_7-x_8)の4点アダマール変換のいずれ
かを1つの装置で共用することができる。なお、（図1）
の2は並べ換え器3で、入力信号(x_1,...,x_8)をそのま
ま出力する(8点アダマール変換)か、(x_1,x_3,x_5,...,
x_{2n-1},x_{2n},...,x_4,x_2)と並べ換えて出力する(4
点アダマール変換)かを切替える切替え信号である。な
お、（図2）、（図3）、（図4）の信号線図に示した各
アダマール変換の逆変換の信号線図を（図5）、（図
6）、（図7）に示し、（図6）及び（図7）に示す逆変換
のいずれかを1つの装置で共用する構成のブロック図を
（図8）に示す。
【００１１】以上のように本実施例によれば、並べ換え
器で信号を並べ変えることにより、8点アダマール変換
のハードウェア規模を殆んど増加させることなく、(x_1
+x_2,x_3+x_4,x_5+x_6,x_7+x_8)の4点アダマール変換と
(x_1-x_2,x_3-x_4,x_5-x_6,x_7-x_8)の4点アダマール変
換を8点アダマール変換と共用化した直交変換装置を実
現することができる。
器で信号を並べ変えることにより、8点アダマール変換
のハードウェア規模を殆んど増加させることなく、(x_1
+x_2,x_3+x_4,x_5+x_6,x_7+x_8)の4点アダマール変換と
(x_1-x_2,x_3-x_4,x_5-x_6,x_7-x_8)の4点アダマール変
換を8点アダマール変換と共用化した直交変換装置を実
現することができる。
【００１２】（図9）は本発明の第2の実施例で直交変換
の1つであるコサイン変換(DiscreteCosine Transformat
ion)における直交変換装置のブロック図である。同図に
おいて、1は入力信号、2は切替え信号、3は並べ換え
器、4は並べ換え器出力、5,7,8はバタフライ演算器、6,
8,10はバタフライ演算器出力信号である。
の1つであるコサイン変換(DiscreteCosine Transformat
ion)における直交変換装置のブロック図である。同図に
おいて、1は入力信号、2は切替え信号、3は並べ換え
器、4は並べ換え器出力、5,7,8はバタフライ演算器、6,
8,10はバタフライ演算器出力信号である。
【００１３】以上のように構成された本実施例の直交変
換装置について、以下その動作を説明する。まず、（図
10）に従来の4点高速コサイン変換の信号線図を示す。
同図の入力信号、出力信号、矢印および破線の意味は
（図2）と同じであり、乗算は同図左に示すように略記
している。この乗算でも2入力の相互加減算が行なわれ
るので、これをバタフライ演算とみなすことができる。
（図10）ではバタフライ演算が合計4回であり、1回のバ
タフライ演算が2入力2出力であることを考えると、バタ
フライ演算器2個でハードウェアを構成することができ
る。（図11）には8点高速コサイン変換の信号線図を示
す。最初のバタフライ演算の後にバタフライ演算が1つ
あるが、このバタフライ演算は特定の信号のみに演算を
行なうので、次のバタフライ演算とまとめて考えると、
バタフライ演算器3個でハードウェアを構成することが
できる。この（図11）の2番目および3番目のバタフライ
演算の処理は（図10）に示す4点コサイン変換の信号処
理と全く同じである。従って、2番目および3番目のバタ
フライ演算器で4点コサイン変換を構成することができ
る。また、1番目のバタフライ演算器で入力信号{x_
1,...,x_8}に対して{x_1+x_2,...,x_7+x_8}と{x_1-x_
2,...,x_7-x_8}の変換(加減算)を行なうようにすれば、
入力信号{x_1,...,x_8}に対して{x_1+x_2,...,x_7+x_8}
と{x_1-x_2,...,x_7-x_8}の4点コサイン変換は（図12）
の信号線図で表すことができる。よって、（図9）に示
すブロック図で、上記の処理を行なうハードウェアを実
現することができる。同様に、逆コサイン変換(Inverse
Discrete Cosine Transformation)の直交変換装置も
（図13）のように構成でき、（図10）、（図11）、（図
12）に対応する信号線図は各々（図14）、（図15）、
（図16）となる。
換装置について、以下その動作を説明する。まず、（図
10）に従来の4点高速コサイン変換の信号線図を示す。
同図の入力信号、出力信号、矢印および破線の意味は
（図2）と同じであり、乗算は同図左に示すように略記
している。この乗算でも2入力の相互加減算が行なわれ
るので、これをバタフライ演算とみなすことができる。
（図10）ではバタフライ演算が合計4回であり、1回のバ
タフライ演算が2入力2出力であることを考えると、バタ
フライ演算器2個でハードウェアを構成することができ
る。（図11）には8点高速コサイン変換の信号線図を示
す。最初のバタフライ演算の後にバタフライ演算が1つ
あるが、このバタフライ演算は特定の信号のみに演算を
行なうので、次のバタフライ演算とまとめて考えると、
バタフライ演算器3個でハードウェアを構成することが
できる。この（図11）の2番目および3番目のバタフライ
演算の処理は（図10）に示す4点コサイン変換の信号処
理と全く同じである。従って、2番目および3番目のバタ
フライ演算器で4点コサイン変換を構成することができ
る。また、1番目のバタフライ演算器で入力信号{x_
1,...,x_8}に対して{x_1+x_2,...,x_7+x_8}と{x_1-x_
2,...,x_7-x_8}の変換(加減算)を行なうようにすれば、
入力信号{x_1,...,x_8}に対して{x_1+x_2,...,x_7+x_8}
と{x_1-x_2,...,x_7-x_8}の4点コサイン変換は（図12）
の信号線図で表すことができる。よって、（図9）に示
すブロック図で、上記の処理を行なうハードウェアを実
現することができる。同様に、逆コサイン変換(Inverse
Discrete Cosine Transformation)の直交変換装置も
（図13）のように構成でき、（図10）、（図11）、（図
12）に対応する信号線図は各々（図14）、（図15）、
（図16）となる。
【００１４】以上のように本実施例によれば、並べ換え
器で信号を並べ変えることにより、8点コサイン変換の
ハードウェア規模を殆んど増加させることなく、(x_1+x
_2,x_3+x_4,x_5+x_6,x_7+x_8)の4点コサイン変換と(x_1
-x_2,x_3-x_4,x_5-x_6,x_7-x_8)の4点コサイン変換を8
点コサイン変換と共用化した直交変換装置を実現するこ
とができる。
器で信号を並べ変えることにより、8点コサイン変換の
ハードウェア規模を殆んど増加させることなく、(x_1+x
_2,x_3+x_4,x_5+x_6,x_7+x_8)の4点コサイン変換と(x_1
-x_2,x_3-x_4,x_5-x_6,x_7-x_8)の4点コサイン変換を8
点コサイン変換と共用化した直交変換装置を実現するこ
とができる。
【００１５】なお、本実施例において、アダマール変換
とコサイン変換について説明したが、サイン変換やフー
リエ変換等の他の直交変換にも適用可能である。また、
8点直交変換でなく、2n (4≦n)の直交変換にも適用可能
である。
とコサイン変換について説明したが、サイン変換やフー
リエ変換等の他の直交変換にも適用可能である。また、
8点直交変換でなく、2n (4≦n)の直交変換にも適用可能
である。
【００１６】
【発明の効果】以上説明したように、本実施例によれ
ば、直交変換の演算精度を劣化させることなくハードウ
ェア規模を低減することができ、その実用的効果は大き
い。
ば、直交変換の演算精度を劣化させることなくハードウ
ェア規模を低減することができ、その実用的効果は大き
い。
【図１】本発明における一実施例の直交変換装置のブロ
ック図
ック図
【図２】4点アダマール変換の信号線図
【図３】8点アダマール変換の信号線図
【図４】2つの4点アダマール変換を行なう装置の信号線
図
図
【図５】（図２）の逆変換の信号線図
【図６】（図３）の逆変換の信号線図
【図７】（図４）の逆変換の信号線図
【図８】（図１）の直交変換装置の逆変換のブロック図
【図９】本発明の他の実施例の直交変換装置のブロック
図
図
【図１０】4点コサイン変換の信号線図
【図１１】8点コサイン変換の信号線図
【図１２】2つの4点コサイン変換を行なう装置の信号線
図
図
【図１３】（図９）の直交変換装置の逆変換のブロック
図
図
【図１４】（図１０）の逆変換の信号線図
【図１５】（図１１）の逆変換の信号線図
【図１６】（図１２）の逆変換の信号線図
3 並べ換え器 5,7,9 バタフライ演算器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/14 G06T 9/00 H03M 7/30 H04B 14/00 H04N 7/30 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】 (x_1,...,x_{2n})なる2n次組の入力信号
に対して、前記2n次組の入力信号をそのまま出力するか
又は(x_1,x_3,x_5,...,x_{2n-1},x_2n,...,x_4,x_2)と
並べ換えて出力する並べ換え器と、前記並べ換え器の出
力である2n次組の信号に対して前記並べ換えに対応した
加減算または乗算を行なう第1のバタフライ演算器と、1
≦i<nなる第i番目のバタフライ演算器の出力である2n次
組の信号に対して前記並べ換えに対応した加減算または
乗算を行なう第(i+1)のバタフライ演算器を備え、前記
並べ換え器で2n次組をそのまま出力した場合にはn個の
バタフライ演算器で2n点の直交変換を行ない、又前記並
べ換え器で(x_1,x_3,x_5,...,x_{2n-1},x_{2n},...,x_
4,x_2)を出力した場合には1番目のバタフライ演算器でx
_1+x_2,x_3+x_4,...,x_{2n-1}+x_{2n},x_1-x_2,x_3-x_
4,...,x_{2n-1}-x_{2n}を計算して2番目からn番目まで
のn-1個のバタフライ演算器で2n-1点直交変換を行なう
ことにより全体で(x_1+x_2,x_3+x_4,...,x_{2n-1}+x_{2
n})の2n-1点直交変換と(x_1-x_2,x_3-x_4,...,x_{2n-1}
-x_{2n})の2n-1点直交変換を行なうことを特徴とする直
交変換装置。 - 【請求項２】 n個のバタフライ演算器でコサイン変換
の高速アルゴリズムを用いたことを特徴とする請求項1
記載の直交変換装置。 - 【請求項３】 (z_1,...,z_{2n})なる2n次組の入力信号
に対して、モードAとモードBの2種類のモードの一方が
選択された場合に、前記入力信号である2n次組の信号に
対して前記モード対応した加減算または乗算を行なう第
1のバタフライ演算器と、1≦i<nなる第i番目のバタフラ
イ演算器の出力である2n次組の信号に対して前記モード
に対応した加減算または乗算を行なう第(i+1)のバタフ
ライ演算器と、前記第n番目のバタフライ演算器の出力
である(y_1,...,y_{2n})なる2n次組の出力信号をモード
Aではそのまま出力しモードBでは(y_1,y_{2n},y_2,y_{2
n-1},...,y_{2n-1},y_{2n-1+1})と並べ換える並べ換え
器を備え、モードAではn個のバタフライ演算器で2n点の
直交変換を行ない、又モードBでは1番目からn-1番目ま
でのn-1個のバタフライ演算器で2n-1点直交変換を行な
いn番目のバタフライ演算器でn-1番目のバタフライ演算
器の出力データの1≦j≦2n-1なるj番目のデータと2n-j
番目のデータの和と差を計算することにより全体で(z_1
+x_2,z_3+x_4,...,z_{2n-1}+z_{2n})の2n-1点直交変換
と(z_1-z_2,z_3-z_4,...,z_{2n-1}-z_{2n})の2n-1点直
交変換を行なうことを特徴とする直交変換装置。 - 【請求項４】 n個のバタフライ演算器で逆コサイン変
換の高速アルゴリズムを用いたことを特徴とする請求項
1記載の直交変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12714291A JP3047505B2 (ja) | 1990-10-19 | 1991-05-30 | 直交変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-282119 | 1990-10-19 | ||
| JP28211990 | 1990-10-19 | ||
| JP12714291A JP3047505B2 (ja) | 1990-10-19 | 1991-05-30 | 直交変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229724A JPH04229724A (ja) | 1992-08-19 |
| JP3047505B2 true JP3047505B2 (ja) | 2000-05-29 |
Family
ID=26463156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12714291A Expired - Lifetime JP3047505B2 (ja) | 1990-10-19 | 1991-05-30 | 直交変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047505B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100106760A1 (en) | 2008-01-28 | 2010-04-29 | Panasonic Corporation | Orthogonal transform apparatus and integrated circuit |
| JP5588381B2 (ja) * | 2011-03-11 | 2014-09-10 | 日本放送協会 | 直交変換処理装置、方法及びプログラム |
-
1991
- 1991-05-30 JP JP12714291A patent/JP3047505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04229724A (ja) | 1992-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Arai et al. | A fast DCT-SQ scheme for images | |
| US7127482B2 (en) | Performance optimized approach for efficient downsampling operations | |
| US5467131A (en) | Method and apparatus for fast digital signal decoding | |
| KR100331136B1 (ko) | 멀티미디어정보용역코사인변환함수를수행하는컴퓨터시스템 | |
| Duhamel | Algorithms meeting the lower bounds on the multiplicative complexity of length-2/sup n/DFTs and their connection with practical algorithms | |
| EP0366435B1 (en) | Orthogonal and inverse orthogonal transform apparatus | |
| US7437394B2 (en) | Merge and split discrete cosine block transform method | |
| JPH06243161A (ja) | 離散余弦変換回路 | |
| JP3047505B2 (ja) | 直交変換装置 | |
| Walmsley et al. | A fast picture compression technique | |
| US20010054051A1 (en) | Discrete cosine transform system and discrete cosine transform method | |
| US7099909B2 (en) | Merge and split fast fourier block transform method | |
| JPH08137832A (ja) | バタフライ演算回路および同回路を用いた高速フーリエ変換装置 | |
| US7099908B2 (en) | Merge and split generalized block transform method | |
| JPH04277932A (ja) | 画像データ圧縮装置 | |
| JPS63219066A (ja) | 直交変換装置 | |
| US7062522B2 (en) | Merge and split fast hartley block transform method | |
| JP2529229B2 (ja) | コサイン変換装置 | |
| US7047266B2 (en) | Merge and split discrete sine block transform method | |
| US7047267B2 (en) | Merge and split Karhunen-Loeve block transform method | |
| JP2511173B2 (ja) | 離散コサイン順変換・逆変換装置 | |
| Chien et al. | Design and realisation of a new hardware efficient IP core for the 1-d discrete Fourier transform | |
| JP3013580B2 (ja) | 直交変換装置 | |
| JPS63262760A (ja) | 高速フ−リエ変換装置 | |
| Wisdom et al. | An Efficient Implementation of a 2D DWT on FPGA |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080324 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 12 |