JPS63219066A - 直交変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像情報の圧縮や各種信号処理に用いられる
周波数領域変換を行うための直交変換装置に関するもの
である。

従来の技術 現在、画像処理等に用いられる直交変換において、エネ
ルギー集中性においてコブイン変換対が最も画像処理に
適した変換関数を有していると考えられている。８次元
コサイン変換はＱ＝ＪＹａｘ”と定義すれば、入力信号
ス＝　（ｘｏ、・・・・・・　ｘ　、　）　Ｔに対して
、出力信号ｉ、＝（Ｆ（１，・・・・・・５沿）１が（
以下余白） という行列の積で表現でき、また、逆コサイン変換は入
力信号ｏｃ＝（ｘＯ，・・・・・・＋　ｘ７）　”に対
して出力信号”　”　（Ｘｏ　＊・・・・・・ｌ”７）
”が式（１）の転置行列である行列を用いて で表現される。

コサイン変換装置の例として、栓用らの高速コサイン変
換の信号線図を第１５図に示す（１！子通信学会論文誌
１９８５年２月ｖｏＪ、Ｊ８Ｂ−人１’ａ２゛チェビシ
ェフ多項式の逐次的因数分解に基づく高速コサイン変換
アルゴリズム″）。

８個の入力信号ｘｘ（ｇ、・・・・・・、Ｘ７）”（た
だしでは転置行列を表す）に対してコサイン変換された
８個の出力信号をｘ＝（ｘｏ、・・・・・・、ｘ７）　
　とする。入力部分１から入力された信号はバタフライ
７７１］算器２で７Ｘｌ減算が行われる。バタフライ加
算器２の出力の中の２つの成分は実数乗算器３によって
実数倍され、また他の２つの成分との差が加算器４によ
って計算される。次に、バタフライｍ算器５で加減算が
行われ、その出力の中の３つの成分は実数乗算器６で実
数倍され、また他の３つの成分との差がｍ算器７によっ
て計算される。次に、バタフライｍ算器８で扉減算が行
われ、その出力の全成分に対して実数乗算器９によって
実数倍された結果が出力部分１ｏから出力される。ここ
で、実数乗算は実数乗算器３，６及び９の３箇所で合計
１３回必要であり、２倍及び〃倍を乗算に含めない場合
でも乗数の種類は７種類必要である。

発明が解決しようとする問題点 しかしながら上記の様な構成では、乗算器数が最低３個
は必要でありハードウェア規模が大きくなる。また、乗
数が７種類必要であり、実数乗算器内部設計の最適化が
困難であり、高速化の妨げとなるという問題点を有して
いた。

本発明はかかる点に鑑み、実数乗算器の個数を１個とし
てハードウェア規模の縮少を計ると共に、乗数を１種類
に固定することによって実数乗算器内部構成の最適化を
容易にして高速化を計り、更に、エネルギー集中性にお
いて最適な変換関数を有しているコサイン変換の変換関
数と変換関数の波形と殆ど同じにすることによってコサ
イン変換程度のエネルギー集中性を備え７’（直交変換
装置を提供することを目的とする。

問題点を解決するための手段 本発明は、８個の入力信号”　＝　（”ｏ　ｒ・・・・
・・ｘ、　）Ｔに対して、出力信号１＝（ｘＯ，・・・
・・・、５）？がで表現される変換を行うことを特徴と
する直交変換装置、または入力信号１＝（ｘ（１，・・
・・・・、！７）ｒに対して出力信号ＩＣ＝（ＸＯ，・
・・・・・Ｉ”７）”が（以下余白） で表現される変換全行うことを特徴とする直交変換装置
である。

作用 本発明は前記した直焚行列を用いることにより、行列の
各要素に乗算される正規化定代肩ソ除いて夷数乗算代湿
罰のみとなり、高速な実数乗算器が容易に構成可能とな
る。正規化定化麿は逆変換の正規比定”−５３℃τ倍し
た百とすることによシ２のべき数の除算にするか（この
場合には、順変換によって変換された信号のエネルギー
は元の８倍になる）、又は量子化装置及び復号化装置へ
尼倍する等の手段によシ３倍乗算は不要となる。

更に、本発明の変換行列直交変換関数の波形の振幅は、
コサイン変換行列の対応する各直交変換関数の波形の振
幅の１０％以下の差であり、コサイン変換程度の優れた
エネルギー集中性が得られ、画像処理に適した直交変換
となる。

実施例 第１図は本発明の第１の実施例における直交変換装置の
信号線図を示す。８個の入力信号Ｘ＝（Ｘｏ　＋・・・
・・・　ｘ　、　）　？に対して本発明の直交変換され
た８個の入力信号を１＝（Ｆｑ、・・・・・・、Ｘｙ）
と表すものとする。入力部分１１から入力された信号は
、バタフライ加算器１２および１３で加減算が行われる
。バタフライ７Ｘｌ算器１３の出力はシフト７ＪＩ］算
器１４．１５及び１６で整数乗算及び７ＸＩ算が行われ
る。シフ）７１１１算器の細部については後述する。シ
フト加算器１５及び１６の出力叱７訂倍実数乗算器１７
によって実数乗算が行われ、シフト加算器１４の出力と
共に出力部分１Ｂに出力される。出力部分１Ｂの出力信
号のエネルギーは入力部分１１の入力信号のエネルギー
の５倍である換の際に百倍することにより、実数倍する
必要がなくなり、実数乗算器が不要となる。

第２図に本発明の直交変換装置のブロック図を示す。入
力部分１９より入力された入力信号は、４信号分の遅延
器２０及び２１を経て４信号分の遅延をした信号と各々
ｍ算器２２及び２３によって加減算が行われ、スイッチ
２４で和と差の一方が選択される。遅延器２ｏ及び２１
と加算器２２及び２３とスイッチ２４で第１図のバタフ
ライｍ算器１２の動作をする。スイッチ２４の出力は２
信号分の遅延器２６及び２６を経て入力信号に正もしく
は負の符号を適宜付那する符号器２７及び２８を経た信
号と各々ｍ算器２９及び３ｏによって加算が行われ、ス
イッチ３１でｍ算器２９及び３０の出力の一方が選択さ
れる。遅延器２５及び２６と符号器２７及び２８とｍ算
器２９及び３゜とスイッチ３１で第１図のバタフライ７
Ｘｌｘ器１３の動作をする。スイッチ３１の出力はシフ
トｍ算器３２．３３及び３４で整数倍乗算及び加算が行
われる。シフ）７１算器３２．３３及び３４は各々第１
図のシフト加算器１４．１５及び１６に対応する。シフ
）７１１１算器３２．３３及び３４の出力の１つがスイ
ッチ３５によって選択される。スイッチ３６の出力はＩ
ＦＥ倍実数乗算器迦倍され、その撰とスイッチ３５の出
力の一方がスイッチ３７によって選択されて、出力部分
３８に出力される。、乙套■倍実数乗算器３６は第１図
の実数乗算器１７と等価である。更に、加算器２２と２
３及び７Ｅｒｎ器２９と３０及び符号器２７と２８は同
時には使用されないので、各々１つの素子を時間的に切
り換えて便用することにより、回路構成に必要な素子数
を削減することが可能である。

第３図にはご７倍乗算器の構成を示す。有効数字１６ビ
ツト３７訂は０．０００１０００１００１１１０００で
あり、積の有効数字を１６ビツトとすれば４回の７７１
］算が必要である。第３図は有効数字１６ビツトの場合
の例である。入力部分３って入力された信号はシフトレ
ジスタ４ｏで１ビツトシフトされた信号と加算器４１で
加算が行われる。前記ＺＸＩ算器４１の出力はシフトレ
ジスタ４２で１ビツトシフトされた信号とぶ算器４３で
加算される。前記７Ｘｌｘ器４３の出力は・／ブトレジ
スタ４４で３ビツトシフトされた信号と加算器４５で加
算される。

前記７１０算器４６の出力はシフトレジスタ４６で４ビ
ツトシフトされた信号と加算器４７で加算される。前記
ｍ算器４７の出力はシフトレジスタ４８で４ビツトシフ
トされて出力部分４９から出力される。有効数字を１６
ビツト以外とした場合も同様に構成可能であり、有効数
字を１６ピツトよりも小さくした場合にはｍ算器の個数
は４個以下となる。

第４図には第１図で示したシフト加算器１４の構成を示
す。入力部分６０から入力された信号はバタフライ加算
器６１で加減算された後、出力部分５２で出力される。

第４図の信号線図をブロック図にしたのが第６図である
。第５図で入力部分６３から入力された信号は、遅延器
５４及び５６で１信号の遅延を受けた信号と７！ｌ］算
器５６及び５７によって加減算が行われ、その和もしく
は差の何れかがスイッチ６８で選択されて出力部分５９
から出力される。第５図における遅延器５４及び５６と
７Ｊｌｌｌ′ｎ器６６及び５７とスイッチ６８で＠４図
のバタフライｍ算器５１が構成される。

第６図には第１図のシフト７Ｘｌ算器１６の内部の信号
線図を示す。６Ｑから７６までは整数乗算器であり、７
６から８２までは符号を反転させる負数器であり、８３
から９４まではＴＡＩｎ器である。

また、９６から９８は入力部分であり、９９から１０２
は出力部分である。入力部分９６から入力された信号は
整数乗算器６Ｑ、６１．８２及び６３で乗算が行われて
その積の一部は負数器７６゜７７及び７８で符号が反転
される。この整数乗算器６０，８１．８２及び６３は同
時に庚用されることはないので、１つの整数乗算器で共
用することが可能であり、負数器７６．７７及び７８に
ついても同様のことが言える。第７図で更に詳細に説明
する。入力部分１０３から入力された信号はシフトレジ
スタ１０４で２ビツトシフトされて入力が８倍した結果
が得られ、符号器１０５で符号が付加された後、出力部
分１０６に出力される。

また、入力部分１０３から入力された信号はシフトレジ
スタ１０了で１ビツトシフトされた信号と扉、算器１０
８で７７１１Ｉ算されて、即ち入力部分１０３で入力さ
れた信号が３倍されて符号器１０９で符号が付加されて
出力部分１１０に出力される。ＺＸＩ算器１０Ｂの出力
は又、シフトレジスタ１１１によって１ビツトシフトさ
れて、即ち入力部分１０３の入力信号に対して６倍され
て、符号器１１２で符号が付７ＪＤ’Ｊれて出力部分１
１３に出力される。

シフトレジスタ１１１の出力は７Ｊｉ］′ｎ器１１４で
入力部分１０３の信号とｍ算された後、符号化器１１６
で符号を付ｍされて、出力部分１１６に出力される。こ
の様にして出力部分１０８，１１０゜１１３及び１１６
には各々入力部分の信号が８倍。

３倍、１２倍、１６倍された信号が出力される。

シフトレジスタ１０４，１０７及び１１１とｍ算器１０
８及び１１４と符号器１０５　、１０９　。

１１２及び１１５は同時には庚用されないので各々１つ
のシフトレジスタと７Ｘｌ′ｎ器と符号器を共用するこ
とが可能である。第８図に第７図のいくつかの装置を共
用化することにより簡単化した装置を示す。入力部分１
１７から信号が入力され１．スイッチ１１８によって選
択された信号がシフトレジスタ１１９によってシフトさ
れた後、入力部分１１７から入力された信号がスイッチ
１２０によって選択されて７１ｔ］算器１２１でｍ算さ
れて、符号器１２２で符号が付加されて出力部分１２３
に出力される。７ＸＩ算器１２１の出力は遅延器１２４
で遅延された後、スイッチ１１８を通してフィードバッ
クされる。

第６図における乗算器６０から７５と負数器７６から８
２は、第８図の回路４つで構成できる。

また、第６図のｍ算器８３から８６は同時にはｍ算器と
して動作しないので、１つのｍ算器を共用して匣用する
ことが可能であり、同様にして加算器８７から９０及び
７７ｉｌＩ算器９１から９４も各々１つのｍｉ器を共用
することによって容易に素子の節約が可能である。ただ
し、各信号によって乗算する係数のタイミングが異って
いるので、遅延器等によって調整する必要がある。

第１図のシフ）７１０算器１６は第９図に示す構成をし
ている。入力部分１２５　、１２６から入力された信号
は整数乗算器１２了から１３０で乗算され、負号器１３
２及びｍ算器１３３　、１３４を経て出力部分１３６及
び１３６に出力される。この乗算器をシフトレジスタで
表現したのが第１ｏ図である。入力部分１３了から入力
された信号はシフトレジスタ１３８でシフトされた信号
とｍｓ器１３９でｍ算されて出力部分１４０に出力され
る。

ｍ算器１３９の出力はシフトレジスタ１４１でシフトさ
れて、入力部分１３７から入力された信号と加算器１４
２で７Ｘｌ算される。ｍ算器１４２の出力は符号器１４
３で符号を付加されて出力部分１４４に出力される。出
力部分１４０及び１４４には各々入力部分１３７の入力
信号の９倍及び１９倍の信号が出力される。第１０図の
回路も、シフトレジスタとｍ算器を共用すれば、第８図
で表現できることは明らかである。以上の様にして、全
ての整数倍器は、１人力信号当たりに第８図の回路を付
加すれば構成できる。以上述べた構成は一例であり、整
数乗算器の構成として他にも多くの手法が考えられる。

第１１図には本発明とコサイン変換の変換係数を示す。

同図より両変換の係数の差は高々１０％程度であり、両
変換のエネルギー集中性能が同程度であることを表して
いる。

第１２図には、逆変換のブロック線図を示す。

入力部分１４６から入力された信号はシフ）７１１］算
器１４６　、１４７及び１４８に入力される。シフト７
Ｊｌ］算器１４６　、１４７及び１４８は各４第１図の
シフト７Ｉｌ］算器１４．１６及び１６に対応している
が、各々符号器による符号の割り当てる信号が異ってい
る。これは、シフ）７７１１１３器１４６　、１４７及
び１４Ｂの動作を行列表示した場合に、各々シフ）７Ｊ
Ｘ器１４．１５及び１ｅの行列表示の転置行列となるこ
とによる。シフト加算器１４６．１４７及び１４８の構
成も第８図の回路を吏用して簡単に構成することが可能
である。シフ）７１３！（器１４了。

１４８の出力は実数乗算器１４９又夙バ倍されて、ンフ
ト７７＋１算器１４６の出力と共にバタフライ７１ｉｌ
ｎ器１５０で１減算が行われる。バタフライ加算器１６
１の出力は更にバタフライ加算器１６１で加減算されて
出力部分１５３に出力される。バタフライ加算器１５０
，１５１は各々第１図におけるバタフライ加算器１３．
１２と同一であり、実数乗算器１４９は第１図における
実数乗算器１７と同一である。従って、多くの素子を順
変換と逆変換で共用できるので素子の節約が可能である
。第１３図には逆変換のブロック図を示す。入力部分１
６３から入力された信号はシフ）　７Ｊ］算器１６４゜
１５５及び１６６で整数倍および加算が行われてスイッ
チ１６７で選択されて、実数乗算器１５８で実数倍され
た信号と実数倍されない元の信号の一方がスイッチ１６
９で選択される。スイッチ１５９の出力は遅延器１８０
及び１６１で遅延された後、符号器１８２　、１８３で
符号を付加された遅延していない信号と各々ｍ算器１６
４　、１６５でぶ算されて、その出力の一方がスイッチ
１６６で選択される。スイッチ１６６の出力は遅延器１
ｅｓ７．１８８で遅延されて、遅延されていない信号と
７Ｘ１３！！器１８９，１７０で加算され、その一方が
スイッチ１７１で選択されて出力部分１了２に出力され
る。以上に逆変換の例を示したが、他の構成も容易に行
える。

第１４図は本発明の実施形態の一例である。入力部分１
７３から入力された信号は、本発明の直交変換装置１７
４で変換された後に信号処理装置１７６によって圧縮、
符号化、復号化９通信、記録、再生等が行われて逆変換
装置１γ６で変換される。第１図及び第１２図に示す構
成によれば、出力信号のエネルギーは入力信号のエネル
ギーの８倍になり、従って入力部分１７３から入力され
た信号は逆変換装置１γ６の出力ではエネルギーは、信
号処理装置で損失がない場合には１６倍となる。従って
、逆変換装置１アロの出力をシフトレジスタ１了７でシ
フトすれば入力部分１γ３から入力された信号と同じエ
ネルギーを有する信号が得られ、出力部分１７８に出力
される。

以上、説明した具体例は一例であり、各ブロック図で装
置のｊＡ序を入れ換えたり、等価な装置で置換した構成
も可能である。

本発明においては、行列 が Ｃ２十０６＝２　　　　　　　　・・・・・・・・・・
・・（４）Ｃ４＋ｃｓ　＋Ｃｓ　　＋Ｃｙ　　＝４　　
　　　・・・・・・・・・・・・（６）ｃｊｃ５−ｃ５
ｃ７−Ｃ＋Ｃ５Ｃ５Ｃ７＝Ｏ”・・”・”・”（６）の
条件を満足する場合に直交行列となり、更に、Ｊ　＝　
　（ｃｌ−ｃ７） ＆２　＝　　（ｃ３−ａｓ） ａｓ　　＝　−（＋：＋１＋０７） ａ４　　＝　−（＋、５＋　０５） とすれば、式（６）及び式（６）は ａ２　＝　ｈ（ａ５−　！Ｌｌ　）　　　　　　　　・
・・・・・・・・・・（７）ｌＬ４　＝　ｈ　（ａｌ　
＋　Ｊ　）　　　　　　　　−”（８）（！Ｌ＋　−１
−！Ｌ５　）（１＋２ｈ　）　＝　２　　　　・・・・
・・・・・・・・（９）となる。式（３）の行列で表わ
される直交変換は、バタフライ７１１１１算器を使用し
た高速計算が可能であり、更に、式（４）の’２＋’６
及び式（５）　、　（６１、（７）の’＋＋’２＋”Ｓ
　＋　１Ｌ４を乗算が容易な数に選ぶことにより、更に
高速計算が可能となる。本発明ではＱ２＝−ｋ。

Ｑ４＝　＝に、　ａｌ＝２ｋ　、　ａ２＝　旦ｋ　、　
ａ５＝３に、ａ４＝二ｋ。

””ａ　”　＝７　　と選んでいるが、他の値を選んだ
場合にも本発明と同様な装置化が可能である。

発明の効果 本発明の直交変換装置を使用することにより、実数乗算
が一種類だけで済むため、乗算器内部の回路構成の層適
化が容易となり、高速且つ簡単なハードウェア構成が可
能となる。更に、本発明の直交変換装置の変換関数は、
エネルギー集中性の点で最画な直交変換関数として知ら
れているコサイン変換の直交変換関数と比較して、高々
１０％の振幅差であり、非常にエネルギー集中性が高く
効率が良い。また、バタフライ加算器を用いた高速化手
法が適用可能であり、整数乗算もシフトレジスタとＴＡ
算器で巡回的に効率的に設計可能であり、その効果は太
きい。

【図面の簡単な説明】

第１図は本発明の直交変換装置の一実施例を示す信号線
図、第２図は本発明の直交変換装置の一実施例のブロッ
ク図、第３図はＪ倍乗算器のブロック図、第４図は第１
図中に示したシフトｍ算器１４の信号線図、第６図は第
４図に示したシフトｍ算器のブロック図、第６図は第１
図中に示したシフト加算器１６の信号線図、第７図は第
６図に示したシフ）７ＪＯ算器のブロック図、第８図は
第７図に示したブロック図を巡回的に構成したプロ、　
ツク図、第９図は第１図中に示したシフ）７ＪＯ算器１
６の信号線図、第１０図は第９図に示したシフ）７ＸＩ
算器のブロック図、第１１図は本発明の一実施例の直交
変換装置とコサイン変換装置の直交変換関数の成分の比
較図、第１２図は本発明の逆変換装置の信号線図、第１
３図は本発明の逆変換装置のブロック図、第１４図は本
発明の直交変換のシステム構成図、第１６図はコサイン
変換装置の信号線図である。 １２．１３・・・・・・バタフライｍ算器、１４　、１
５゜１６・・・・・・シフト７ＸＩ算器、１７・・・・
・７２訂倍実数乗算器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名４ｐ
ｎ少 第４図 第６図 ±　　　　７７　　　　湘　　　骨 第　７Ｉ２１ 第　　８　　図　　　　　　　　　　　　　　　　　　
　　ｔ２ｄ−Ｊグロ、、りｕ、１１８！、２４ 第　９　図 第１０図

Claims (4)

【特許請求の範囲】
1. （１）８個の入力信号ｘ＝（ｘ＿０、……、ｘ＿７）＾
   Ｔ（ただし、Ｔは転置行列を表す）に対して、出力信号
   ＠ｘ＠＝（＠ｘ＿０＠……、＠ｘ＿７＠）＾Ｔが▲数式
   、化学式、表等があります▼ （ただし、ｃ＿１＝２０／√２２１、ｃ＿２＝１９／√
   ２２１、ｃ＿３＝１８／√２２１ｃ＿５＝１２／√２２
   １、ｃ＿６＝９√２２１、ｃ＿７＝４／√２２１）で表
   現される変換を行う変換手段を備えたことを特徴とする
   直交変換装置。
2. （２）変換手段が、入力信号に行列 ▲数式、化学式、表等があります▼ で表現される加算操作を行う第１のバタフライ加算器と
   、入力信号に行列 ▲数式、化学式、表等があります▼ で表現される加算操作を行う第２のバタフライ加算器と
   、入力信号に行列 ▲数式、化学式、表等があります▼ で表現される成分の順序の並び換えを行う第１の変換装
   置と、入力信号に行列 ▲数式、化学式、表等があります▼ で表現されるシフト加算器と、入力信号に行列▲数式、
   化学式、表等があります▼ で表現される実数乗算器と、入力信号に ▲数式、化学式、表等があります▼ で表現される成分の順序の並び換えを行う第２の変換装
   置と１／√８倍の積を計算する乗算器を有し、これらの
   装置を縦続に接続することによって変換を行うことを特
   徴とする特許請求の範囲第１項記載の直交変換装置。
3. （３）８個の入力信号＠ｘ＠＝（＠ｘ＿０＠、……、＠
   ｘ＿７＠）＾Ｔに対して、出力信号ｘ＝（ｘ＿０、……
   、ｘ＿７）＾Ｔが▲数式、化学式、表等があります▼ （ただし、ｃ＿１＝２０／√２２１、ｃ＿２＝１９／√
   ２２１、ｃ＿３＝１８／√２２１、ｃ＿５＝１２／√２
   ２１、ｃ＿６＝９／√２２１、ｃ＿７＝４／√２２１）
   で表現される変換を行う変換手段を備えたことを特徴と
   する直交変換装置。
4. （４）変換手段が、入力信号に行列 ▲数式、化学式、表等があります▼ で表現される成分の順序の並び換えを行う第１の変換装
   置と、入力信号に行列 ▲数式、化学式、表等があります▼ で表現されるシフト加算器と、入力信号に行列▲数式、
   化学式、表等があります▼ で表現される実数乗算器と、入力信号に行列▲数式、化
   学式、表等があります▼ で表現される成分の順序の並び換えを行う第２の変換装
   置と、入力信号に行列 ▲数式、化学式、表等があります▼ で表現される第１のバタフライ加算器と、入力信号に行
   列 ▲数式、化学式、表等があります▼ で表現される第２のバタフライ加算器と１／√８倍の積
   を計算する乗算器を有し、これらの装置を縦続に接続す
   ることによって変換を行うことを特徴とする特許請求の
   範囲第３項記載の直交変換装置。