JPH0773161A - 演算装置 - Google Patents
演算装置Info
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- JPH0773161A JPH0773161A JP5221341A JP22134193A JPH0773161A JP H0773161 A JPH0773161 A JP H0773161A JP 5221341 A JP5221341 A JP 5221341A JP 22134193 A JP22134193 A JP 22134193A JP H0773161 A JPH0773161 A JP H0773161A
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Abstract
(57)【要約】
【目的】 同じ構成の積和演算装置を規則的に直列に接
続して、半導体集積回路として配置を容易にし、高速処
理を実現し、拡張性を高くすると共に、入力データの個
数よりも少ない乗算器を使用して乗算処理を行う。 【構成】 共通の入力データが与えられ、互いに直列に
接続される複数の積和演算手段２０…を備え、前記各積
和演算手段２０は、前段に位置する積和演算手段の第１
の出力を格納するデータ保持回路２４と、前段に位置す
る積和演算手段の第２の出力３１を格納し、積和演算手
段の第２の出力として次段に出力する他のデータ保持回
路２５と、他のデータ保持回路２５の内容と入力データ
とを加算する加算器２２と、加算器２２の加算結果と係
数とを乗算する乗算器２３と、乗算器２３の乗算結果と
データ保持回路２４の格納データとを加算して、積和演
算手段の第１の出力として次段に出力する他の加算器２
１とを設ける。
続して、半導体集積回路として配置を容易にし、高速処
理を実現し、拡張性を高くすると共に、入力データの個
数よりも少ない乗算器を使用して乗算処理を行う。 【構成】 共通の入力データが与えられ、互いに直列に
接続される複数の積和演算手段２０…を備え、前記各積
和演算手段２０は、前段に位置する積和演算手段の第１
の出力を格納するデータ保持回路２４と、前段に位置す
る積和演算手段の第２の出力３１を格納し、積和演算手
段の第２の出力として次段に出力する他のデータ保持回
路２５と、他のデータ保持回路２５の内容と入力データ
とを加算する加算器２２と、加算器２２の加算結果と係
数とを乗算する乗算器２３と、乗算器２３の乗算結果と
データ保持回路２４の格納データとを加算して、積和演
算手段の第１の出力として次段に出力する他の加算器２
１とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理に用
いられる演算装置に関し、特に、複数の乗算器と加算器
とを用いて、複数の入力データに各々係数を掛け、その
各乗算結果を加算する演算装置の改良に関する。
いられる演算装置に関し、特に、複数の乗算器と加算器
とを用いて、複数の入力データに各々係数を掛け、その
各乗算結果を加算する演算装置の改良に関する。
【０００２】
【従来の技術】従来、画像処理において、適当な周波数
成分を取り出すこと等を目的として、フィルターが多く
用いられる。このフィルターは、デジタル信号処理で
は、与えられた複数の入力データに各々適当な係数を掛
け、その各乗算結果を加算することにより実現される。
成分を取り出すこと等を目的として、フィルターが多く
用いられる。このフィルターは、デジタル信号処理で
は、与えられた複数の入力データに各々適当な係数を掛
け、その各乗算結果を加算することにより実現される。
【０００３】図２に、フィルターを実現する従来の演算
装置のブロック図を示す。同図において、５１はデータ
保持回路であり、クロック信号５２に同期して、入力デ
ータ５３を格納し、次段のデータ保持回路５１へ出力す
る。従って、入力データ側からｉ番目のデータ保持回路
の出力は、入力データに対してｉクロック前のデータと
なる。５４は乗算器、５５は係数を保持するレジスタで
ある。この例では、データ保持回路５１、乗算器５４お
よび係数レジスタ５５をそれぞれ７個備える。それぞれ
の乗算器５４は、対応するデータ保持回路５１のデータ
と係数レジスタ５５に格納されている係数を掛けて結果
を出力する。５６は加算装置であって、複数の加算器５
７をツリー状に構成し、７個の乗算器５４から出力され
た結果を順次加算して、７個の乗算器５４の出力結果の
合計を出力する。
装置のブロック図を示す。同図において、５１はデータ
保持回路であり、クロック信号５２に同期して、入力デ
ータ５３を格納し、次段のデータ保持回路５１へ出力す
る。従って、入力データ側からｉ番目のデータ保持回路
の出力は、入力データに対してｉクロック前のデータと
なる。５４は乗算器、５５は係数を保持するレジスタで
ある。この例では、データ保持回路５１、乗算器５４お
よび係数レジスタ５５をそれぞれ７個備える。それぞれ
の乗算器５４は、対応するデータ保持回路５１のデータ
と係数レジスタ５５に格納されている係数を掛けて結果
を出力する。５６は加算装置であって、複数の加算器５
７をツリー状に構成し、７個の乗算器５４から出力され
た結果を順次加算して、７個の乗算器５４の出力結果の
合計を出力する。
【０００４】いま、７個の係数レジスタ５５に格納され
ている係数の値を、入力データ５３から最も遠いものか
ら順に、ａ(1) 、ａ(2) 、ａ(3) 、ａ(4) 、ａ(5) 、ａ
(6) 及びａ(7) とし、時刻Ｔにおける入力データをｄ
(T) とする。入力データ５３はクロック信号５２に同期
して、７つのデータ保持回路５１に順次転送され、入力
データ５３から７番めのデータ保持回路、つまり最も遠
いデータ保持回路にｄ(T) が到達した時、６番目のデー
タ保持回路５１には時刻Ｔの１クロック後のデータ、即
ち、ｄ(T+1 )が保持されている。同様に、５番目のデー
タ保持回路５１にはｄ(T+2）が保持されている。従っ
て、加算装置５６の出力結果ｏｕｔは（式１）で表され
る。
ている係数の値を、入力データ５３から最も遠いものか
ら順に、ａ(1) 、ａ(2) 、ａ(3) 、ａ(4) 、ａ(5) 、ａ
(6) 及びａ(7) とし、時刻Ｔにおける入力データをｄ
(T) とする。入力データ５３はクロック信号５２に同期
して、７つのデータ保持回路５１に順次転送され、入力
データ５３から７番めのデータ保持回路、つまり最も遠
いデータ保持回路にｄ(T) が到達した時、６番目のデー
タ保持回路５１には時刻Ｔの１クロック後のデータ、即
ち、ｄ(T+1 )が保持されている。同様に、５番目のデー
タ保持回路５１にはｄ(T+2）が保持されている。従っ
て、加算装置５６の出力結果ｏｕｔは（式１）で表され
る。
【０００５】
【式１】ｏｕｔ＝ａ(1) ＊ｄ(T) ＋ａ(2) ＊ｄ(T+1)
＋ａ(3) ＊ｄ(T+2)＋ａ(4) ＊ｄ(T+3) ＋ａ(5) ＊ｄ(T+
4 )＋ａ(6) ＊ｄ(T+5 )＋ａ(7) ＊ｄ(T+6) このようにして、フィルターが実現される。また、係数
の値によって、フィルターの特性を指定することができ
る。
＋ａ(3) ＊ｄ(T+2)＋ａ(4) ＊ｄ(T+3) ＋ａ(5) ＊ｄ(T+
4 )＋ａ(6) ＊ｄ(T+5 )＋ａ(7) ＊ｄ(T+6) このようにして、フィルターが実現される。また、係数
の値によって、フィルターの特性を指定することができ
る。
【０００６】このような演算装置は、フィルターだけで
なく、行列計算など、積和演算を必要とする様々な用途
に応用される。
なく、行列計算など、積和演算を必要とする様々な用途
に応用される。
【０００７】次に、アメリカ特許5,195,049 号に開示さ
れた他の従来例を図３に示す。同図において、１…は複
数の積和演算装置であり、各々、データ保持回路２と、
加算器３と、乗算器４と、係数レジスタ５とを有する。
この例では、７つの積和演算装置１…が直列に接続され
ている。それぞれの積和演算装置１のデータ保持回路２
には、１つ前の積和演算装置の加算器３の出力が与えら
れ、クロック信号６に同期して格納される。最初の積和
演算装置１のデータ保持回路２には、０の値が与えられ
る。それぞれの積和演算装置１の乗算器４の入力には、
入力データ７が共通に与えられる。それぞれの積和演算
装置１の乗算器４は入力データ７の値と係数レジスタ５
に保持されている値とを掛けて、その乗算結果を出力す
る。加算器３は、データ保持回路２に保持されているデ
ータと乗算器４の出力とを加算して、その加算結果を次
段の積和演算装置１のデータ保持回路２に出力する。
れた他の従来例を図３に示す。同図において、１…は複
数の積和演算装置であり、各々、データ保持回路２と、
加算器３と、乗算器４と、係数レジスタ５とを有する。
この例では、７つの積和演算装置１…が直列に接続され
ている。それぞれの積和演算装置１のデータ保持回路２
には、１つ前の積和演算装置の加算器３の出力が与えら
れ、クロック信号６に同期して格納される。最初の積和
演算装置１のデータ保持回路２には、０の値が与えられ
る。それぞれの積和演算装置１の乗算器４の入力には、
入力データ７が共通に与えられる。それぞれの積和演算
装置１の乗算器４は入力データ７の値と係数レジスタ５
に保持されている値とを掛けて、その乗算結果を出力す
る。加算器３は、データ保持回路２に保持されているデ
ータと乗算器４の出力とを加算して、その加算結果を次
段の積和演算装置１のデータ保持回路２に出力する。
【０００８】以上のように構成された演算装置につい
て、以下図３を用いてその動作を説明する。７つの積和
演算装置１の係数レジスタ５に格納されている係数を最
前段から順にａ(1) 、ａ(2) …ａ(7) とする。今、時刻
Ｔにおける入力データ７の値をｄ(T) とする。最前段か
ら１番目の積和演算装置１はｄ(T) とａ(1) を乗算し、
この乗算結果を０と加算して出力する。１クロック後に
クロック信号６に同期して、２番目の積和演算装置１は
前段の出力、即ち、ａ(1) ＊ｄ(T) をデータ保持回路２
に格納する。この時、入力データ７は、時刻Ｔの１クロ
ック後のデータ、即ち、ｄ(T+1) であり、２番目の積和
演算装置１はｄ(T+1) に係数ａ(2) を乗算し、データ保
持回路２のデータａ(1) ＊ｄ(T) と加算して、３番目の
積和演算装置１のデータ保持回路２に出力する。同様に
して、最終段、ここでは７番目の積和演算装置１の出力
ｏｕｔの値は、上記（式１）に示す通りとなって、従来
例と同じ演算結果が得られる。
て、以下図３を用いてその動作を説明する。７つの積和
演算装置１の係数レジスタ５に格納されている係数を最
前段から順にａ(1) 、ａ(2) …ａ(7) とする。今、時刻
Ｔにおける入力データ７の値をｄ(T) とする。最前段か
ら１番目の積和演算装置１はｄ(T) とａ(1) を乗算し、
この乗算結果を０と加算して出力する。１クロック後に
クロック信号６に同期して、２番目の積和演算装置１は
前段の出力、即ち、ａ(1) ＊ｄ(T) をデータ保持回路２
に格納する。この時、入力データ７は、時刻Ｔの１クロ
ック後のデータ、即ち、ｄ(T+1) であり、２番目の積和
演算装置１はｄ(T+1) に係数ａ(2) を乗算し、データ保
持回路２のデータａ(1) ＊ｄ(T) と加算して、３番目の
積和演算装置１のデータ保持回路２に出力する。同様に
して、最終段、ここでは７番目の積和演算装置１の出力
ｏｕｔの値は、上記（式１）に示す通りとなって、従来
例と同じ演算結果が得られる。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た従来の前者の構成では、複数の乗算器５４の結果を加
算する加算器５７の構成がツリー状になり、複数段の加
算器を経て結果が得られるため、この加算時間が動作周
波数を制限してしまう欠点を有する。また、加算器の段
数は乗算器の数に応じて増える欠点を有する。更に、前
記の加算処理をパイプライン的に処理しようとすると、
各加算器の出力にラッチを必要とし、回路規模が大きく
なる。加えて、加算器がツリー状の構成であるため、半
導体集積回路として配置するのが困難であり、面積の増
大をもたらす。また、乗算器の数を増やそうとすると、
加算器のツリー状の構成が大きく変わるため、拡張性が
乏しい等の問題点を有する。
た従来の前者の構成では、複数の乗算器５４の結果を加
算する加算器５７の構成がツリー状になり、複数段の加
算器を経て結果が得られるため、この加算時間が動作周
波数を制限してしまう欠点を有する。また、加算器の段
数は乗算器の数に応じて増える欠点を有する。更に、前
記の加算処理をパイプライン的に処理しようとすると、
各加算器の出力にラッチを必要とし、回路規模が大きく
なる。加えて、加算器がツリー状の構成であるため、半
導体集積回路として配置するのが困難であり、面積の増
大をもたらす。また、乗算器の数を増やそうとすると、
加算器のツリー状の構成が大きく変わるため、拡張性が
乏しい等の問題点を有する。
【００１０】これに対し、前記従来の後者の構成では、
前記従来の前者の構成の欠点を解消できる。即ち、同じ
構成の積和演算装置１…を直列に複数接続したものであ
るので、半導体集積回路として配置が容易であり、面積
の削減および開発期間の短縮を図ることができる共に、
積和演算装置の追加および削減が容易である。更に、１
クロック内に１つの乗算と１つの加算を処理すればよい
ので、動作周波数を高くして処理能力を上げることがで
きる。
前記従来の前者の構成の欠点を解消できる。即ち、同じ
構成の積和演算装置１…を直列に複数接続したものであ
るので、半導体集積回路として配置が容易であり、面積
の削減および開発期間の短縮を図ることができる共に、
積和演算装置の追加および削減が容易である。更に、１
クロック内に１つの乗算と１つの加算を処理すればよい
ので、動作周波数を高くして処理能力を上げることがで
きる。
【００１１】しかし、この後者の構成では、演算に供さ
れる入力データの数に等しい数の加算器３及び乗算器４
を必要とし、その分、演算装置が大型化している問題点
を有していた。
れる入力データの数に等しい数の加算器３及び乗算器４
を必要とし、その分、演算装置が大型化している問題点
を有していた。
【００１２】本発明は上記問題点に鑑み、その目的は、
乗算器は加算器よりも極めて大きい実情から、乗算器の
数を低減して小型化を図りつつ、従来と同様の演算を行
い得る演算装置を提供する点にある。
乗算器は加算器よりも極めて大きい実情から、乗算器の
数を低減して小型化を図りつつ、従来と同様の演算を行
い得る演算装置を提供する点にある。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明では次の点に着目した。即ち、画像処理等
で用いられるフィルターでは、複数の入力データの各々
の乗算に際し、その乗算に使用される係数が所定の２つ
の入力データ間で対称である対称型フィルターがある点
に着目し、この対称型フィルターでは、同一の係数を使
用する入力データ相互を先に加算し、その後にその加算
結果と係数とを乗算することにより、乗算器の数を半減
する構成とする。
めに、本発明では次の点に着目した。即ち、画像処理等
で用いられるフィルターでは、複数の入力データの各々
の乗算に際し、その乗算に使用される係数が所定の２つ
の入力データ間で対称である対称型フィルターがある点
に着目し、この対称型フィルターでは、同一の係数を使
用する入力データ相互を先に加算し、その後にその加算
結果と係数とを乗算することにより、乗算器の数を半減
する構成とする。
【００１４】即ち、請求項１記載の発明では、共通の入
力データが与えられ、互いに直列に接続される複数の積
和演算手段を備え、前記各積和演算手段は、前段に位置
する積和演算手段の第１の出力を格納する第１のデータ
保持手段と、前段に位置する積和演算手段の第２の出力
を格納し、積和演算手段の第２の出力として次段に出力
する第２のデータ保持手段と、前記第２のデータ保持手
段の内容と前記入力データとを加算する第１の加算手段
と、前記第１の加算手段の加算結果と係数とを乗算する
乗算手段と、前記乗算手段の乗算結果と前記第１のデー
タ保持手段の格納データとを加算して、積和演算手段の
第１の出力として次段に出力する第２の加算手段とを設
ける構成としている。
力データが与えられ、互いに直列に接続される複数の積
和演算手段を備え、前記各積和演算手段は、前段に位置
する積和演算手段の第１の出力を格納する第１のデータ
保持手段と、前段に位置する積和演算手段の第２の出力
を格納し、積和演算手段の第２の出力として次段に出力
する第２のデータ保持手段と、前記第２のデータ保持手
段の内容と前記入力データとを加算する第１の加算手段
と、前記第１の加算手段の加算結果と係数とを乗算する
乗算手段と、前記乗算手段の乗算結果と前記第１のデー
タ保持手段の格納データとを加算して、積和演算手段の
第１の出力として次段に出力する第２の加算手段とを設
ける構成としている。
【００１５】
【作用】以上の構成により、請求項１記載の発明では、
各積和演算手段では、入力データに対して、この入力デ
ータと同一の係数が使用される入力データが第２のデー
タ保持手段に格納され、この格納されたデータと入力デ
ータとが第１の加算器で加算された後、その加算結果と
係数とが乗算される。
各積和演算手段では、入力データに対して、この入力デ
ータと同一の係数が使用される入力データが第２のデー
タ保持手段に格納され、この格納されたデータと入力デ
ータとが第１の加算器で加算された後、その加算結果と
係数とが乗算される。
【００１６】従って、各積和演算手段では、１個の乗算
器を備えれば足りる。
器を備えれば足りる。
【００１７】
【実施例】以下、本発明の演算装置の対称型フィルター
を実現する実施例について、図面を参照しながら説明す
る。
を実現する実施例について、図面を参照しながら説明す
る。
【００１８】図１は本発明の実施例を示す演算装置のブ
ロック図である。同図において、２０…は積和演算装置
であり、各々、第１の加算手段としての加算器２２、第
２の加算手段としての加算器２１、乗算手段としての乗
算器２３、第１のデータ保持手段としてのデータ保持回
路２４、第２のデータ保持手段としてのデータ保持回路
２５、および係数レジスタ２６を有する。本実施例で
は、３つの積和演算装置２０…が直列に接続され、入力
データ３２がこれ等３つの積和演算装置２０…の各加算
器２２に与えられる。
ロック図である。同図において、２０…は積和演算装置
であり、各々、第１の加算手段としての加算器２２、第
２の加算手段としての加算器２１、乗算手段としての乗
算器２３、第１のデータ保持手段としてのデータ保持回
路２４、第２のデータ保持手段としてのデータ保持回路
２５、および係数レジスタ２６を有する。本実施例で
は、３つの積和演算装置２０…が直列に接続され、入力
データ３２がこれ等３つの積和演算装置２０…の各加算
器２２に与えられる。
【００１９】各積和演算装置２０…において、加算器２
２は入力データ３２とデータ保持回路２５の出力３１と
を加算し、その加算結果を乗算器２３に出力する。乗算
器２３は加算器２２の加算結果と係数レジスタ２６に保
持されている係数とを掛け、その乗算結果を加算器２１
に出力する。加算器２１は乗算器２３の乗算結果とデー
タ保持回路２４の内容を加算して出力する。データ保持
回路２５は、２個のラッチ２７、２８を直列に接続して
構成される。ラッチ２７およびラッチ２８はクロック信
号２９に同期してデータを格納する。従って、データ保
持回路２５は今回値および前回値の２つのデータを保持
し、入力されたデータは２クロック後に出力される。
２は入力データ３２とデータ保持回路２５の出力３１と
を加算し、その加算結果を乗算器２３に出力する。乗算
器２３は加算器２２の加算結果と係数レジスタ２６に保
持されている係数とを掛け、その乗算結果を加算器２１
に出力する。加算器２１は乗算器２３の乗算結果とデー
タ保持回路２４の内容を加算して出力する。データ保持
回路２５は、２個のラッチ２７、２８を直列に接続して
構成される。ラッチ２７およびラッチ２８はクロック信
号２９に同期してデータを格納する。従って、データ保
持回路２５は今回値および前回値の２つのデータを保持
し、入力されたデータは２クロック後に出力される。
【００２０】また、３３は乗算器、３４は係数レジスタ
である。乗算器３３の後に前記３つの積和演算装置２０
…が直列に接続される。入力データ３２は３つの積和演
算装置２０の加算器２２と共に乗算器３３にも与えられ
る。各々の積和演算装置２０…のデータ保持回路２４の
入力には、前段に位置する積和演算装置２０の加算器２
１の出力が与えられ、データ保持回路２５の入力には、
前段に位置する積和演算装置２０のデータ保持回路２５
の出力が与えられる。但し、最前段の積和演算装置２０
のデータ保持回路２４の入力には、乗算器３３の出力が
与えられ、データ保持回路２５の入力には入力データ３
２が与えられる。
である。乗算器３３の後に前記３つの積和演算装置２０
…が直列に接続される。入力データ３２は３つの積和演
算装置２０の加算器２２と共に乗算器３３にも与えられ
る。各々の積和演算装置２０…のデータ保持回路２４の
入力には、前段に位置する積和演算装置２０の加算器２
１の出力が与えられ、データ保持回路２５の入力には、
前段に位置する積和演算装置２０のデータ保持回路２５
の出力が与えられる。但し、最前段の積和演算装置２０
のデータ保持回路２４の入力には、乗算器３３の出力が
与えられ、データ保持回路２５の入力には入力データ３
２が与えられる。
【００２１】以上のように構成された演算装置につい
て、以下、その動作を説明する。尚、対称型フィルター
として、前記（式１）で係数ａ(1) ＝ａ(7) 、ａ(2) ＝
ａ(6) 、ａ(3) ＝ａ(5) である場合を考える。
て、以下、その動作を説明する。尚、対称型フィルター
として、前記（式１）で係数ａ(1) ＝ａ(7) 、ａ(2) ＝
ａ(6) 、ａ(3) ＝ａ(5) である場合を考える。
【００２２】先ず、係数レジスタ３４に保持されている
値をａ(4) 、第１番目、第２番目、第３番目の積和演算
装置２０の係数レジスタ２６に保持している値を各々ａ
(3) 、ａ(2) 及びａ(1) とする。
値をａ(4) 、第１番目、第２番目、第３番目の積和演算
装置２０の係数レジスタ２６に保持している値を各々ａ
(3) 、ａ(2) 及びａ(1) とする。
【００２３】時刻Ｔ以降、１クロック毎にデータｄ(T)
、ｄ(T+1 )、ｄ(T+2) …が入力データ３２に与えられ
る。今、時刻Ｔから３クロック後において、入力データ
３２にはｄ(T+3) のデータが与えられ、第１番目の積和
演算装置２０のデータ保持回路２５は２クロック前の入
力データｄ(T+1) を出力している。乗算器３３は入力デ
ータｄ(T+3) と係数レジスタ３４の内容ａ(4) の乗算を
行なう。
、ｄ(T+1 )、ｄ(T+2) …が入力データ３２に与えられ
る。今、時刻Ｔから３クロック後において、入力データ
３２にはｄ(T+3) のデータが与えられ、第１番目の積和
演算装置２０のデータ保持回路２５は２クロック前の入
力データｄ(T+1) を出力している。乗算器３３は入力デ
ータｄ(T+3) と係数レジスタ３４の内容ａ(4) の乗算を
行なう。
【００２４】次のクロックで、第１番目の積和演算装置
２０のデータ保持回路２４は乗算器３１の結果、即ちａ
(4) ＊ｄ(T+3) を格納し、データ保持回路２５はｄ(T+
2) を出力する。この時、入力データ３２にはデータｄ
(T+4) が与えられており、第１番目の積和演算器２０の
加算器２２はｄ(T+4) とｄ(T+2) とを加算し、乗算器２
３は加算器２２の加算結果と係数レジスタ２６の係数ａ
(3) とを乗算し、加算器２１は乗算器２３の乗算結果と
データ保持回路２４の内容とを加算して、２番目の積和
演算装置２０のデータ保持回路２４に出力する。
２０のデータ保持回路２４は乗算器３１の結果、即ちａ
(4) ＊ｄ(T+3) を格納し、データ保持回路２５はｄ(T+
2) を出力する。この時、入力データ３２にはデータｄ
(T+4) が与えられており、第１番目の積和演算器２０の
加算器２２はｄ(T+4) とｄ(T+2) とを加算し、乗算器２
３は加算器２２の加算結果と係数レジスタ２６の係数ａ
(3) とを乗算し、加算器２１は乗算器２３の乗算結果と
データ保持回路２４の内容とを加算して、２番目の積和
演算装置２０のデータ保持回路２４に出力する。
【００２５】更に次のクロックでは、入力データ３２に
はｄ(T+5) が与えられ、第２番目の積和演算装置２０の
データ保持回路２５の出力はｄ(T+1) であり、加算器２
２はｄ(T+1) とｄ(T+5) とを加算し、乗算器２３はこの
加算結果と係数レジスタ２４の係数ａ(2) とを掛け、こ
の乗算結果を第１番目の積和演算装置２０の加算結果と
加算して、３番目の積和演算装置２０に出力する。
はｄ(T+5) が与えられ、第２番目の積和演算装置２０の
データ保持回路２５の出力はｄ(T+1) であり、加算器２
２はｄ(T+1) とｄ(T+5) とを加算し、乗算器２３はこの
加算結果と係数レジスタ２４の係数ａ(2) とを掛け、こ
の乗算結果を第１番目の積和演算装置２０の加算結果と
加算して、３番目の積和演算装置２０に出力する。
【００２６】前記と同様にして、３番目の積和演算装置
２０の加算器２１の出力ｏｕｔは、（式３）で表される
データを出力する。
２０の加算器２１の出力ｏｕｔは、（式３）で表される
データを出力する。
【００２７】
【式３】ｏｕｔ＝ａ(1) ＊｛ｄ(T) ＋ｄ(T＋6)｝ ＋ａ(2) ＊｛ｄ(T＋1)＋ｄ(T＋5)｝ ＋ａ(3) ＊｛ｄ(T＋2)＋ｄ(T＋4)｝ ＋ａ(4) ＊ ｄ(T＋3) このように、この実施例の演算装置は、対称型のフィル
ターを実現することができる。
ターを実現することができる。
【００２８】従って、本実施例では、同じ構成の積和演
算装置２０…を直列に接続したものであるので、半導体
集積回路として配置が容易であり、面積の削減および開
発期間の短縮を図ることができると共に、積和演算装置
２０…の追加および削減が容易である。更に、１クロッ
ク内に１つの乗算と１つの加算を処理すればよいので、
動作周波数を高くして処理能力を上げることができる。
算装置２０…を直列に接続したものであるので、半導体
集積回路として配置が容易であり、面積の削減および開
発期間の短縮を図ることができると共に、積和演算装置
２０…の追加および削減が容易である。更に、１クロッ
ク内に１つの乗算と１つの加算を処理すればよいので、
動作周波数を高くして処理能力を上げることができる。
【００２９】しかも、７つの入力データに各々係数を掛
けてその各乗算結果を加算する演算装置であっても、乗
算器２３…を４個備えれば足りるので、従来のように入
力データの数に等しい７個の乗算器を備える場合に比し
て、乗算器を３個低減することができる。
けてその各乗算結果を加算する演算装置であっても、乗
算器２３…を４個備えれば足りるので、従来のように入
力データの数に等しい７個の乗算器を備える場合に比し
て、乗算器を３個低減することができる。
【００３０】尚、本実施例では、３つの積和演算装置２
０…と１個の乗算器３３とを用いて、７つの入力データ
に対する演算を実現したが、積和演算装置２０…を４
個、５個…と増やせば、各々９個、１１個…の入力デー
タに対する演算が実現できるのは勿論である。
０…と１個の乗算器３３とを用いて、７つの入力データ
に対する演算を実現したが、積和演算装置２０…を４
個、５個…と増やせば、各々９個、１１個…の入力デー
タに対する演算が実現できるのは勿論である。
【００３１】また、演算する入力データの数が偶数の場
合には、乗算器３３および係数レジスタ３４を設けず、
第１番目の積和演算装置２０のデータ保持回路２４に対
し、乗算器３３の結果の代わりに０を与え、第１番目の
積和演算装置２０のデータ保持回路２５の中のラッチを
１個にすることにより、前記実施例と同様の演算を実現
できる。
合には、乗算器３３および係数レジスタ３４を設けず、
第１番目の積和演算装置２０のデータ保持回路２４に対
し、乗算器３３の結果の代わりに０を与え、第１番目の
積和演算装置２０のデータ保持回路２５の中のラッチを
１個にすることにより、前記実施例と同様の演算を実現
できる。
【００３２】更に、各積和演算装置２０…の加算器２１
…を桁上げ保存加算器に置き換えて、部分和と部分桁上
げと乗算器２３の乗算結果とを加算すると共に、最終段
の桁上げ保存加算器の２つの出力、即ち部分和と部分桁
上げとを加算する加算器を別途設けてもよい。この場合
には、桁上げの伝播がないので、演算速度が速く、また
回路規模を極めて小さくできる効果を奏する。
…を桁上げ保存加算器に置き換えて、部分和と部分桁上
げと乗算器２３の乗算結果とを加算すると共に、最終段
の桁上げ保存加算器の２つの出力、即ち部分和と部分桁
上げとを加算する加算器を別途設けてもよい。この場合
には、桁上げの伝播がないので、演算速度が速く、また
回路規模を極めて小さくできる効果を奏する。
【００３３】加えて、係数が２、４、８等の２のべき乗
の場合には、各乗算器２３…をシフタで構成してもよ
い。
の場合には、各乗算器２３…をシフタで構成してもよ
い。
【００３４】また、各乗算器２３…を、その乗算結果を
保持する記憶装置を有するもので構成してもよい。
保持する記憶装置を有するもので構成してもよい。
【００３５】更に、本実施例では、各乗算の係数を各係
数レジスタ２６…に保持したが、係数レジスタを持たず
に演算装置の外部から信号線を介して乗算器に与えた
り、又は乗算器を、特定の係数を掛ける乗算器で構成し
てもよい。
数レジスタ２６…に保持したが、係数レジスタを持たず
に演算装置の外部から信号線を介して乗算器に与えた
り、又は乗算器を、特定の係数を掛ける乗算器で構成し
てもよい。
【００３６】加えて、本実施例では、１クロックで各積
和演算装置２０…内の加算と乗算との両処理を行った
が、各積和演算装置２０…内の適当な箇所にラッチを設
けて、パイプライン処理を行なえば、１クロックの処理
量を少なくでき、クロック周波数を高くすることができ
る。
和演算装置２０…内の加算と乗算との両処理を行った
が、各積和演算装置２０…内の適当な箇所にラッチを設
けて、パイプライン処理を行なえば、１クロックの処理
量を少なくでき、クロック周波数を高くすることができ
る。
【００３７】また、各加算器２１…に適当なリミッター
機能を設けて、結果の値が設定範囲外になった場合に、
適当な値に置き換えて出力するように構成してもよい。
機能を設けて、結果の値が設定範囲外になった場合に、
適当な値に置き換えて出力するように構成してもよい。
【００３８】
【発明の効果】以上説明したように、本発明の演算装置
によれば、共通の入力データが与えられ、互いに直列に
接続される複数の積和演算手段を設け、前記各積和演算
手段を、前段に位置する積和演算手段の第１の出力を格
納する第１のデータ保持手段と、前段に位置する積和演
算手段の第２の出力を格納し、積和演算手段の第２の出
力として次段に出力する第２のデータ保持手段と、前記
第２のデータ保持手段の内容と前記入力データとを加算
する第１の加算手段と、前記第１の加算手段の加算結果
と係数とを乗算する乗算手段と、前記乗算手段の乗算結
果と前記第１のデータ保持手段の格納データとを加算し
て、積和演算手段の第１の出力として次段に出力する第
２の加算手段とにより構成して、同一の係数を使用する
入力データ同志を加算した後に係数を掛けたので、入力
データの個数よりも少ない乗算器を使用しつつ、規則的
な構成であって半導体集積回路として配置が容易で、し
かも拡張性が高く、高速処理を行なうことができる演算
装置を提供できる。
によれば、共通の入力データが与えられ、互いに直列に
接続される複数の積和演算手段を設け、前記各積和演算
手段を、前段に位置する積和演算手段の第１の出力を格
納する第１のデータ保持手段と、前段に位置する積和演
算手段の第２の出力を格納し、積和演算手段の第２の出
力として次段に出力する第２のデータ保持手段と、前記
第２のデータ保持手段の内容と前記入力データとを加算
する第１の加算手段と、前記第１の加算手段の加算結果
と係数とを乗算する乗算手段と、前記乗算手段の乗算結
果と前記第１のデータ保持手段の格納データとを加算し
て、積和演算手段の第１の出力として次段に出力する第
２の加算手段とにより構成して、同一の係数を使用する
入力データ同志を加算した後に係数を掛けたので、入力
データの個数よりも少ない乗算器を使用しつつ、規則的
な構成であって半導体集積回路として配置が容易で、し
かも拡張性が高く、高速処理を行なうことができる演算
装置を提供できる。
【図１】本発明の実施例における演算装置を示すブロッ
ク図である。
ク図である。
【図２】従来の演算装置を示すブロック図である。
【図３】従来の他の演算装置を示すブロック図である。
２０ 積和演算手段 ２４ データ保持回路（第１のデータ保持
回路） ２５ データ保持回路（第２のデータ保持
回路） ２１ 加算器（第２の加算手段） ２２ 加算器（第１の加算手段） ２３ 乗算器（乗算手段） ２６、３４ 係数レジスタ ２９ クロック信号 ３２ 入力データ
回路） ２５ データ保持回路（第２のデータ保持
回路） ２１ 加算器（第２の加算手段） ２２ 加算器（第１の加算手段） ２３ 乗算器（乗算手段） ２６、３４ 係数レジスタ ２９ クロック信号 ３２ 入力データ
Claims (5)
- 【請求項１】共通の入力データが与えられ、互いに直列
に接続される複数の積和演算手段を備え、前記各積和演
算手段は、 前段に位置する積和演算手段の第１の出力を格納する第
１のデータ保持手段と、 前段に位置する積和演算手段
の第２の出力を格納し、積和演算手段の第２の出力とし
て次段に出力する第２のデータ保持手段と、 前記第２のデータ保持手段の内容と前記入力データとを
加算する第１の加算手段と、 前記第１の加算手段の加算結果と係数とを乗算する乗算
手段と、 前記乗算手段の乗算結果と前記第１のデータ保持手段の
格納データとを加算して、積和演算手段の第１の出力と
して次段に出力する第２の加算手段とを備えたことを特
徴とする演算装置。 - 【請求項２】乗算手段で用いられる係数は、レジスタに
記憶されることを特徴とする請求項１記載の演算装置。 - 【請求項３】入力データが第１番目の積和演算手段の第
２のデータ保持手段に与えられるとともに、 係数を記憶する第２のレジスタと、 前記入力データと前記第２のレジスタの係数とを乗算
し、乗算結果を前記第１番目の積和演算手段の第１のデ
ータ保持手段に出力する第２の乗算手段とを備えたこと
を特徴とする請求項１又は請求項２記載の演算装置。 - 【請求項４】第２のデータ保持手段は、前段に位置する
積和演算手段の第１の出力の今回値と前回値の２つのデ
ータを保持することを特徴とする請求項１又は請求項２
記載の演算装置。 - 【請求項５】積和演算手段の加算手段うち少なくとも１
つは、桁上げ保存加算器で構成されることを特徴とする
請求項１又は請求項２記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221341A JP2953918B2 (ja) | 1993-09-06 | 1993-09-06 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221341A JP2953918B2 (ja) | 1993-09-06 | 1993-09-06 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773161A true JPH0773161A (ja) | 1995-03-17 |
| JP2953918B2 JP2953918B2 (ja) | 1999-09-27 |
Family
ID=16765292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221341A Expired - Fee Related JP2953918B2 (ja) | 1993-09-06 | 1993-09-06 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953918B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024024755A1 (ja) * | 2022-07-25 | 2024-02-01 | 国立研究開発法人産業技術総合研究所 | 演算処理装置 |
-
1993
- 1993-09-06 JP JP5221341A patent/JP2953918B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024024755A1 (ja) * | 2022-07-25 | 2024-02-01 | 国立研究開発法人産業技術総合研究所 | 演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953918B2 (ja) | 1999-09-27 |
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