JPH0981541A - 累算器 - Google Patents
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- JPH0981541A JPH0981541A JP7233708A JP23370895A JPH0981541A JP H0981541 A JPH0981541 A JP H0981541A JP 7233708 A JP7233708 A JP 7233708A JP 23370895 A JP23370895 A JP 23370895A JP H0981541 A JPH0981541 A JP H0981541A
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Abstract
(57)【要約】
【目的】 従来より小規模、そしてdecimation-in-freq
uency演算用の加算（減算）器のビット幅の削減を可能
にする累算器を提供する。 【構成】 本発明の累算器は、部分積発生手段１０３、
部分積を累算する加算器１０７、中間累算結果叉は最終
累算結果を保持するレジスタ１０９、キャリ（ボロー）
ビット演算器１１０などを設け、decimation-in-freque
ncy演算が行われる２つの累算器の累算結果の切り捨て
ビットの部分に対してＬＳＢからＭＳＢの方向で１サイ
クルに１ビットの加算（減算）によるキャリ（ボロー）
発生を行い、累算結果の切り捨て部分をdecimation-in-
frequency演算を行う前に１サイクルに１ビット切り捨
てる。従って、累算が終了後、キャリ（ボロー）ビット
と予め切り捨てビットが切り捨てられている２つの累算
結果に対してdecimation-in-frequency演算が行われ
る。
uency演算用の加算（減算）器のビット幅の削減を可能
にする累算器を提供する。 【構成】 本発明の累算器は、部分積発生手段１０３、
部分積を累算する加算器１０７、中間累算結果叉は最終
累算結果を保持するレジスタ１０９、キャリ（ボロー）
ビット演算器１１０などを設け、decimation-in-freque
ncy演算が行われる２つの累算器の累算結果の切り捨て
ビットの部分に対してＬＳＢからＭＳＢの方向で１サイ
クルに１ビットの加算（減算）によるキャリ（ボロー）
発生を行い、累算結果の切り捨て部分をdecimation-in-
frequency演算を行う前に１サイクルに１ビット切り捨
てる。従って、累算が終了後、キャリ（ボロー）ビット
と予め切り捨てビットが切り捨てられている２つの累算
結果に対してdecimation-in-frequency演算が行われ
る。
Description
【０００１】
【産業上の利用分野】本発明は、離散フーリエ変換、離
散コサイン変換などの直交変換の手法を用いて、時間領
域を信号周波数領域の信号にあるいはその逆に変換する
ための装置に関するものである。叉、本発明は、信号処
理の分野で、積和演算を採用するデジタル・フィルタに
関するものでもある。
散コサイン変換などの直交変換の手法を用いて、時間領
域を信号周波数領域の信号にあるいはその逆に変換する
ための装置に関するものである。叉、本発明は、信号処
理の分野で、積和演算を採用するデジタル・フィルタに
関するものでもある。
【０００２】
【従来の技術】近年、高能率圧縮符号化方式の重要な一
部分として、離散コサイン変換（Discrete Cosine Tran
sform：略してＤＣＴ）、叉は逆離散コサイン変換（Inv
erse Discrete Cosine Transform：略してＩＤＣＴ）と
いう直交変換を実現する小規模、高速回路が要求されて
いる。上記のニーズに応じて、decimation-in-frequenc
yとdistributed arithmeticを組み合わせた回路が普及
している。上記の回路の中心部として部分積の発生及び
累算を行う累算器がある。叉、distributed arithmetic
は乗算、decimation-in-frequencyは加算あるいは減算
と同様であり、この累算器は通常の積和演算にも利用で
きる。次に、従来の技術の累算器を２つのdistributed
arithmeticの部分積和とその結果のdecimation-in-freq
uencyの加算の例を用いて説明する。
部分として、離散コサイン変換（Discrete Cosine Tran
sform：略してＤＣＴ）、叉は逆離散コサイン変換（Inv
erse Discrete Cosine Transform：略してＩＤＣＴ）と
いう直交変換を実現する小規模、高速回路が要求されて
いる。上記のニーズに応じて、decimation-in-frequenc
yとdistributed arithmeticを組み合わせた回路が普及
している。上記の回路の中心部として部分積の発生及び
累算を行う累算器がある。叉、distributed arithmetic
は乗算、decimation-in-frequencyは加算あるいは減算
と同様であり、この累算器は通常の積和演算にも利用で
きる。次に、従来の技術の累算器を２つのdistributed
arithmeticの部分積和とその結果のdecimation-in-freq
uencyの加算の例を用いて説明する。
【０００３】図５に２つの累算の結果の加算／減算の例
を示す。図５において、５００は第１の累算、５０１は
第２の累算、５０２は１番目のサイクルの演算処理、５
０３は第１の初期値、５０４は第２の初期値、５０５は
ｉ番目のサイクルの演算処理、５０６はＮ＋Ｍビット幅
のｉ番目の累算結果、５０７はｉ番目の部分積、５０８
はＮ＋Ｍビット幅のｉ＋１番目の累算結果、５０９はＮ
＋Ｍビット幅のｉ番目の累算結果、５１０はｉ番目の部
分積、５１１は第１のＮ＋Ｍビット幅のｉ＋１番目の累
算結果、５１２はＭ番目のサイクルの演算処理、５１３
は第１のＮ＋Ｍビット幅の最終累算結果、５１４は第２
のＮ＋Ｍビット幅の最終累算結果、５１５は加算／減
算、５１６はＮビット幅の積和演算結果、５１７はＭビ
ット幅の切り捨てビットである。
を示す。図５において、５００は第１の累算、５０１は
第２の累算、５０２は１番目のサイクルの演算処理、５
０３は第１の初期値、５０４は第２の初期値、５０５は
ｉ番目のサイクルの演算処理、５０６はＮ＋Ｍビット幅
のｉ番目の累算結果、５０７はｉ番目の部分積、５０８
はＮ＋Ｍビット幅のｉ＋１番目の累算結果、５０９はＮ
＋Ｍビット幅のｉ番目の累算結果、５１０はｉ番目の部
分積、５１１は第１のＮ＋Ｍビット幅のｉ＋１番目の累
算結果、５１２はＭ番目のサイクルの演算処理、５１３
は第１のＮ＋Ｍビット幅の最終累算結果、５１４は第２
のＮ＋Ｍビット幅の最終累算結果、５１５は加算／減
算、５１６はＮビット幅の積和演算結果、５１７はＭビ
ット幅の切り捨てビットである。
【０００４】処理の順序として累算５００と累算５０１
を同時に行い、そして加算／減算５１５を行う。累算５
００と累算５０１のそれぞれは初期値５０３、初期値５
０４の値から始まり、Ｍ（Ｍは整数）サイクルかけて行
う。ｉ番目のサイクルの演算処理５０５は各サイクル
（１番目のサイクルの演算処理を除く）の演算処理を代
表しており、同処理を繰り返し行う。即ち、ｉ番目のサ
イクルの演算処理５０５は、Ｍ番目のサイクルの演算処
理５１２と同様である。ｉ番目のサイクルの演算処理５
０５では、ｉ番目の累算結果５０６とｉ番目の部分積５
０７を加算してｉ＋１番目の累算結果５０８を得ると同
時にｉ番目の累算結果５０９とｉ番目の部分積５１０を
加算してｉ＋１番目の累算結果５１１を得る。最後に、
２つの累算から得られる最終累算結果５１３と最終累算
結果５１４に対して加算／減算５１５を行い、その結果
から切り捨てビット５１７を切り捨て、積和演算結果５
１６を得る。上記の処理を行うことにより、逆離散コサ
イン変換等の部分積の累算及びdecimation-in-frequenc
y演算を実現する。
を同時に行い、そして加算／減算５１５を行う。累算５
００と累算５０１のそれぞれは初期値５０３、初期値５
０４の値から始まり、Ｍ（Ｍは整数）サイクルかけて行
う。ｉ番目のサイクルの演算処理５０５は各サイクル
（１番目のサイクルの演算処理を除く）の演算処理を代
表しており、同処理を繰り返し行う。即ち、ｉ番目のサ
イクルの演算処理５０５は、Ｍ番目のサイクルの演算処
理５１２と同様である。ｉ番目のサイクルの演算処理５
０５では、ｉ番目の累算結果５０６とｉ番目の部分積５
０７を加算してｉ＋１番目の累算結果５０８を得ると同
時にｉ番目の累算結果５０９とｉ番目の部分積５１０を
加算してｉ＋１番目の累算結果５１１を得る。最後に、
２つの累算から得られる最終累算結果５１３と最終累算
結果５１４に対して加算／減算５１５を行い、その結果
から切り捨てビット５１７を切り捨て、積和演算結果５
１６を得る。上記の処理を行うことにより、逆離散コサ
イン変換等の部分積の累算及びdecimation-in-frequenc
y演算を実現する。
【０００５】
【発明が解決しようとする課題】以上のように従来の技
術では２つの累算を行い、その結果を加算した後切捨て
処理を行う。切捨て処理を加算の前ではなく後に行う理
由は適切な演算精度を保つためである。distributed ar
ithmeticの場合、部分積の累算を行う時に、入力データ
の最下位の桁に対応する部分積から最上位の桁に対応す
る部分積の順序で１桁づつ左シフトされながら累算さ
れ、累算結果として部分積の桁数と入力データの桁数以
上の有効桁数が発生する。累算から得られる結果の桁数
が多く、累算後に行う加算／減算器、叉は累算結果の保
持回路等が極めて大きくなり、例えば複数の累算器を採
用する場合、集積化された逆離散コサイン変換器のチッ
プ面積が大きくなる問題があった。
術では２つの累算を行い、その結果を加算した後切捨て
処理を行う。切捨て処理を加算の前ではなく後に行う理
由は適切な演算精度を保つためである。distributed ar
ithmeticの場合、部分積の累算を行う時に、入力データ
の最下位の桁に対応する部分積から最上位の桁に対応す
る部分積の順序で１桁づつ左シフトされながら累算さ
れ、累算結果として部分積の桁数と入力データの桁数以
上の有効桁数が発生する。累算から得られる結果の桁数
が多く、累算後に行う加算／減算器、叉は累算結果の保
持回路等が極めて大きくなり、例えば複数の累算器を採
用する場合、集積化された逆離散コサイン変換器のチッ
プ面積が大きくなる問題があった。
【０００６】本発明の目的は、従来より小規模、そして
decimation-in-frequency演算用の加算／減算器のビッ
ト幅の削減を可能にする累算器を提供することにある。
decimation-in-frequency演算用の加算／減算器のビッ
ト幅の削減を可能にする累算器を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の累算器は、乗算、叉はdistributed arithm
etic演算を行うために部分積を発生する手段と、前記部
分積の累算結果の少なくともＬＳＢを含むビットを切り
捨てる手段と、前記部分積の中間累算結果を保持するレ
ジスタと、前記中間累算結果のＬＳＢを含む第１のビッ
トと、他の累算器の中間累算結果のＬＳＢを含む第２の
ビットと、一つ前のサイクルの前記第１のビットと前記
第２のビットの加算（減算）から発生したキャリ（ボロ
ー）との加算（減算）によるキャリ（ボロー）を発生す
るキャリ（ボロー）発生手段と、前記キャリ（ボロー）
を保持する手段とを備えたものである。
め、本発明の累算器は、乗算、叉はdistributed arithm
etic演算を行うために部分積を発生する手段と、前記部
分積の累算結果の少なくともＬＳＢを含むビットを切り
捨てる手段と、前記部分積の中間累算結果を保持するレ
ジスタと、前記中間累算結果のＬＳＢを含む第１のビッ
トと、他の累算器の中間累算結果のＬＳＢを含む第２の
ビットと、一つ前のサイクルの前記第１のビットと前記
第２のビットの加算（減算）から発生したキャリ（ボロ
ー）との加算（減算）によるキャリ（ボロー）を発生す
るキャリ（ボロー）発生手段と、前記キャリ（ボロー）
を保持する手段とを備えたものである。
【０００８】具体的には、上記本発明の累算器を以下の
ように用いる。つまり、キャリ（ボロー）ビット演算器
を設け、decimation-in-frequency演算が行われる２つ
の累算器の累算結果の切り捨てビットの部分に対してＬ
ＳＢからＭＳＢの方向で１サイクルに少なくとも１ビッ
トの加算（減算）によるキャリ（ボロー）発生を行う。
また、累算結果の切り捨て部分をdecimation-in-freque
ncy演算を行う前に１サイクルに少なくとも１ビット切
り捨てる。従って、累算が終了後、キャリ（ボロー）ビ
ットと予め切り捨てビットが切り捨てられている２つの
累算結果に対してdecimation-in-frequency演算が行わ
れる。これにより、累算結果の保持レジスタ、decimati
on-in-frequency演算用の加算／減算器等のビット幅が
削減される。
ように用いる。つまり、キャリ（ボロー）ビット演算器
を設け、decimation-in-frequency演算が行われる２つ
の累算器の累算結果の切り捨てビットの部分に対してＬ
ＳＢからＭＳＢの方向で１サイクルに少なくとも１ビッ
トの加算（減算）によるキャリ（ボロー）発生を行う。
また、累算結果の切り捨て部分をdecimation-in-freque
ncy演算を行う前に１サイクルに少なくとも１ビット切
り捨てる。従って、累算が終了後、キャリ（ボロー）ビ
ットと予め切り捨てビットが切り捨てられている２つの
累算結果に対してdecimation-in-frequency演算が行わ
れる。これにより、累算結果の保持レジスタ、decimati
on-in-frequency演算用の加算／減算器等のビット幅が
削減される。
【０００９】
【作用】本発明によれば、１番目のサイクルに累算器が
初期値の値になり、それ以降のサイクルに加算器により
部分積の累算を行う。加算器の中間累算結果をレジスタ
に保持し、中間累算結果のＬＳＢを含む第１のビット
と、他の累算器の累算結果のＬＳＢを含む第２のビット
と、一つ前のサイクルで発生したキャリとをキャリ（ボ
ロー）ビット演算器に入力し、それらの加算（減算）に
よる中間キャリ（ボロー）ビットを発生し、上記の動作
を複数サイクル行うことにより最終累算結果と最終キャ
リ（ボロー）ビットが発生することにより部分積累算を
実現する。
初期値の値になり、それ以降のサイクルに加算器により
部分積の累算を行う。加算器の中間累算結果をレジスタ
に保持し、中間累算結果のＬＳＢを含む第１のビット
と、他の累算器の累算結果のＬＳＢを含む第２のビット
と、一つ前のサイクルで発生したキャリとをキャリ（ボ
ロー）ビット演算器に入力し、それらの加算（減算）に
よる中間キャリ（ボロー）ビットを発生し、上記の動作
を複数サイクル行うことにより最終累算結果と最終キャ
リ（ボロー）ビットが発生することにより部分積累算を
実現する。
【００１０】本発明の累算器から出力される最終累算結
果とキャリ（ボロー）ビットと本発明と同様な累算器か
ら出力される最終累算結果に対してdecimation-in-freq
uency演算を行うことにより逆離散コサイン変換の演算
結果を発生する。
果とキャリ（ボロー）ビットと本発明と同様な累算器か
ら出力される最終累算結果に対してdecimation-in-freq
uency演算を行うことにより逆離散コサイン変換の演算
結果を発生する。
【００１１】
【実施例】本発明の累算器は２つの部分積の累算、及び
その累算結果の加算を示す実施例を用いて説明する。本
発明の実施例における累算器を図１に示す。図１のキャ
リビット演算器を図２に示す。図１のキャリビット演算
器は２つの累算のＬＳＢを累算中に１サイクル毎に加算
するものであり、キャリ機能のみをもつシリアル加算器
と同様である。図１の累算器を採用する逆離散コサイン
変換器として図３に示すようなものがある。図４の累算
４００に図１の累算器の動作を示す。本発明の実施例は
２つの累算結果の加算及びキャリビット演算を示すもの
であるが、２つの累算結果の減算及びボロービット演算
も同様な回路と動作で実現できる。以下、図１〜図４に
基づき本発明の累算器について説明する。
その累算結果の加算を示す実施例を用いて説明する。本
発明の実施例における累算器を図１に示す。図１のキャ
リビット演算器を図２に示す。図１のキャリビット演算
器は２つの累算のＬＳＢを累算中に１サイクル毎に加算
するものであり、キャリ機能のみをもつシリアル加算器
と同様である。図１の累算器を採用する逆離散コサイン
変換器として図３に示すようなものがある。図４の累算
４００に図１の累算器の動作を示す。本発明の実施例は
２つの累算結果の加算及びキャリビット演算を示すもの
であるが、２つの累算結果の減算及びボロービット演算
も同様な回路と動作で実現できる。以下、図１〜図４に
基づき本発明の累算器について説明する。
【００１２】図１において、１００は累算器、１０１は
ｉ番目（ｉは０〜Ｍ−１の整数）のサイクルのビットス
ライス、１０２は初期値、１０３はＲＯＭ、１０４はマ
ルチプレクサ、１０５はＮビット幅のｉ番目の累算結
果、１０６はｉ番目の部分積、１０７は加算器／切り捨
て回路、１０８はＮビット幅のｉ＋１番目の累算結果、
１０９はＮビット幅のレジスタ、１１０はキャリビット
演算器、１１１はｉ番目のＬＳＢ、１１２はｉ番目のＬ
ＳＢ、１１３はＮビット幅の最終累算結果、１１４は最
終キャリビットである。
ｉ番目（ｉは０〜Ｍ−１の整数）のサイクルのビットス
ライス、１０２は初期値、１０３はＲＯＭ、１０４はマ
ルチプレクサ、１０５はＮビット幅のｉ番目の累算結
果、１０６はｉ番目の部分積、１０７は加算器／切り捨
て回路、１０８はＮビット幅のｉ＋１番目の累算結果、
１０９はＮビット幅のレジスタ、１１０はキャリビット
演算器、１１１はｉ番目のＬＳＢ、１１２はｉ番目のＬ
ＳＢ、１１３はＮビット幅の最終累算結果、１１４は最
終キャリビットである。
【００１３】図２において、２００はｉ番目のキャリビ
ット、２０１はＥＸＯＲゲート、２０２はキャリビット
演算器の初期値、２０３はマルチプレクサ、２０４はｉ
＋１番目のキャリビット、２０５はフリップフロップで
ある。
ット、２０１はＥＸＯＲゲート、２０２はキャリビット
演算器の初期値、２０３はマルチプレクサ、２０４はｉ
＋１番目のキャリビット、２０５はフリップフロップで
ある。
【００１４】図３において、３００は入力データ列、３
０１はビットスライス発生手段、３０２はｉ番目のビッ
トスライス、３０３〜３０５は累算器、３０６は累算器
３０３のｉ番目のＬＳＢ、３０７は累算器３０４のｉ番
目のＬＳＢ、３０８は累算器３０３のＮビットの最終累
算結果、３０９は累算器３０３の最終キャリビット、３
１０は累算器３０４のＮビットの最終累算結果、３１１
は累算器３０４のＮビットの最終ボロービット、３１２
は累算器３０５の最終演算結果、３１３は累算器３０５
の最終ボロービット、３１４はマルチプレクサ、３１５
はマルチプレクサ、３１６はマルチプレクサ、３１７は
マルチプレクサ３１４の出力、３１８はマルチプレクサ
３１６の出力、３１９はマルチプレクサ３１５の出力、
３２０はＮビット幅の加算／減算器、３２１はＮビット
幅の積和演算結果である。
０１はビットスライス発生手段、３０２はｉ番目のビッ
トスライス、３０３〜３０５は累算器、３０６は累算器
３０３のｉ番目のＬＳＢ、３０７は累算器３０４のｉ番
目のＬＳＢ、３０８は累算器３０３のＮビットの最終累
算結果、３０９は累算器３０３の最終キャリビット、３
１０は累算器３０４のＮビットの最終累算結果、３１１
は累算器３０４のＮビットの最終ボロービット、３１２
は累算器３０５の最終演算結果、３１３は累算器３０５
の最終ボロービット、３１４はマルチプレクサ、３１５
はマルチプレクサ、３１６はマルチプレクサ、３１７は
マルチプレクサ３１４の出力、３１８はマルチプレクサ
３１６の出力、３１９はマルチプレクサ３１５の出力、
３２０はＮビット幅の加算／減算器、３２１はＮビット
幅の積和演算結果である。
【００１５】図４の第１の累算４００に図１の累算器
（図３の１００）の動作を示す。また、第２の累算４０
１に図３の累算器３０５の動作を示すが、ボロービット
演算部分は省略している。図４の場合、代表として図３
の累算器１００と累算器３０５との組み合せを示してい
るが、累算器３０３と累算器３０４を組み合わせた場合
も同様である。図４において、４０２は１番目のサイク
ルの演算処理、４０３は第１の初期値、４０４はｉ番目
のサイクルの演算処理、４０５はＮビット幅のｉ番目の
累算結果、４０６はｉ番目の部分積、４０７はＮビット
幅のｉ＋１番目の累算結果、４０８はキャリビット演
算、４０９はｉ番目のキャリビット、４１０はｉ＋１番
目のキャリビット、４１１はＭ番目のサイクルの演算処
理、４１２は第１のＭビット幅の切り捨てビット、４１
３は第２のＭビット幅の切り捨てビット、４１４は加算
である。
（図３の１００）の動作を示す。また、第２の累算４０
１に図３の累算器３０５の動作を示すが、ボロービット
演算部分は省略している。図４の場合、代表として図３
の累算器１００と累算器３０５との組み合せを示してい
るが、累算器３０３と累算器３０４を組み合わせた場合
も同様である。図４において、４０２は１番目のサイク
ルの演算処理、４０３は第１の初期値、４０４はｉ番目
のサイクルの演算処理、４０５はＮビット幅のｉ番目の
累算結果、４０６はｉ番目の部分積、４０７はＮビット
幅のｉ＋１番目の累算結果、４０８はキャリビット演
算、４０９はｉ番目のキャリビット、４１０はｉ＋１番
目のキャリビット、４１１はＭ番目のサイクルの演算処
理、４１２は第１のＭビット幅の切り捨てビット、４１
３は第２のＭビット幅の切り捨てビット、４１４は加算
である。
【００１６】累算器１００の動作は以下に説明する。部
分積の累算はＭ（Ｍは整数）サイクルかけて行う。ｉ番
目のビットスライス１０１をＲＯＭ１０３に入力するこ
とにより、ｉ番目の部分積１０６が読み出される。マル
チプレクサ１０４は、Ｍサイクルの中、１番目のサイク
ルのみ初期値１０２を選択し、それ以外のサイクルはｉ
番目の累算結果１０５を選択する。加算器／切り捨て回
路１０７は、ｉ番目の部分積１０５とマルチプレクサ１
０４の出力を加算し下位ビットを切り捨て、ｉ＋１番目
の累算結果１０８を出力する。レジスタ１０９はｉ＋１
番目の累算結果１０８を１サイクル保持する。上記の動
作をＭサイクル行うことにより、レジスタ１０９から最
終累算結果１１３が出力される。切り捨てビット４０６
は累算時保持されなかったビットを示す。
分積の累算はＭ（Ｍは整数）サイクルかけて行う。ｉ番
目のビットスライス１０１をＲＯＭ１０３に入力するこ
とにより、ｉ番目の部分積１０６が読み出される。マル
チプレクサ１０４は、Ｍサイクルの中、１番目のサイク
ルのみ初期値１０２を選択し、それ以外のサイクルはｉ
番目の累算結果１０５を選択する。加算器／切り捨て回
路１０７は、ｉ番目の部分積１０５とマルチプレクサ１
０４の出力を加算し下位ビットを切り捨て、ｉ＋１番目
の累算結果１０８を出力する。レジスタ１０９はｉ＋１
番目の累算結果１０８を１サイクル保持する。上記の動
作をＭサイクル行うことにより、レジスタ１０９から最
終累算結果１１３が出力される。切り捨てビット４０６
は累算時保持されなかったビットを示す。
【００１７】上記の動作は累算器１００のものであり、
累算器３０３〜３０５の動作と並列に実行される。累算
器３０３は累算器１００と同一の構成である。累算器３
０４、３０５は累算器１００、３０３とほぼ同様である
が、キャリビット演算ではなくボロービット演算を行
う。累算器３０５の動作に関しては下記に説明する。ｉ
番目のビットスライス３０２を累算器３０５に入力し、
ｉ番目の累算結果４０５とｉ番目の部分積４０６を加算
することによりｉ＋１番目の累算結果４０７が発生す
る。上記の動作をＭサイクル行うことにより、累算器３
０５から最終累算結果３１２が出力される。切り捨てビ
ット４０７は累算時保持されなかったビットを示す。
累算器３０３〜３０５の動作と並列に実行される。累算
器３０３は累算器１００と同一の構成である。累算器３
０４、３０５は累算器１００、３０３とほぼ同様である
が、キャリビット演算ではなくボロービット演算を行
う。累算器３０５の動作に関しては下記に説明する。ｉ
番目のビットスライス３０２を累算器３０５に入力し、
ｉ番目の累算結果４０５とｉ番目の部分積４０６を加算
することによりｉ＋１番目の累算結果４０７が発生す
る。上記の動作をＭサイクル行うことにより、累算器３
０５から最終累算結果３１２が出力される。切り捨てビ
ット４０７は累算時保持されなかったビットを示す。
【００１８】本発明の累算器のキャリビット演算器１１
０の動作について下記に説明する。ｉ番目のＬＳＢ１１
１とｉ番目のＬＳＢ１１２とｉ番目のキャリビット２０
０をＥＸＯＲゲート２０１に入力する。マルチプレクサ
２０３は、Ｍサイクルの中、１番目のサイクルのみキャ
リビット演算器の初期値２０２である”０”を選択し、
それ以外のサイクルはＥＸＯＲゲート２０１を選択し、
マルチプレクサ２０３がｉ＋１番目のキャリビット２０
４を出力する。フリップフロップ２０５はｉ＋１番目の
キャリビット２０４を１サイクル保持する。上記の動作
をＭサイクル行うことにより、フリップフロップ２０５
から最終キャリビット１１４が出力される。
０の動作について下記に説明する。ｉ番目のＬＳＢ１１
１とｉ番目のＬＳＢ１１２とｉ番目のキャリビット２０
０をＥＸＯＲゲート２０１に入力する。マルチプレクサ
２０３は、Ｍサイクルの中、１番目のサイクルのみキャ
リビット演算器の初期値２０２である”０”を選択し、
それ以外のサイクルはＥＸＯＲゲート２０１を選択し、
マルチプレクサ２０３がｉ＋１番目のキャリビット２０
４を出力する。フリップフロップ２０５はｉ＋１番目の
キャリビット２０４を１サイクル保持する。上記の動作
をＭサイクル行うことにより、フリップフロップ２０５
から最終キャリビット１１４が出力される。
【００１９】キャリビット演算器１１０は、ｉ番目のＬ
ＳＢ１１２をその反転の値と入れ替え、マルチプレクサ
２０３が１番目のサイクルに”１”を初期値として選択
することによりボロービット演算を実現する。
ＳＢ１１２をその反転の値と入れ替え、マルチプレクサ
２０３が１番目のサイクルに”１”を初期値として選択
することによりボロービット演算を実現する。
【００２０】処理の順序として累算４００と累算４０１
を同時に行い、そして加算４１４を行う。累算４００と
累算４０１のそれぞれは初期値１０２、初期値４０３の
値から始まり、Ｍ（Ｍは整数）サイクルかけて行う。ｉ
番目のサイクルの演算処理４０４は各サイクル（１番目
のサイクルの演算処理を除く）の演算処理を代表してお
り、同処理を繰り返し行う。即ち、ｉ番目のサイクルの
演算処理４０４は、Ｍ番目のサイクルの演算処理４１１
と同様である。ｉ番目のサイクルの演算処理４０４で
は、ｉ番目の累算結果１０５とｉ番目の部分積１０６の
加算及びｉ＋１番目の累算結果１０８の発生と、ｉ番目
の累算結果４０５とｉ番目の部分積４０６の加算及びｉ
＋１番目の累算結果４０７の発生とは同サイクルに行わ
れる。叉、最終累算結果１１３と最終累算結果３１２と
最終キャリビット１１４は同時に発生する。
を同時に行い、そして加算４１４を行う。累算４００と
累算４０１のそれぞれは初期値１０２、初期値４０３の
値から始まり、Ｍ（Ｍは整数）サイクルかけて行う。ｉ
番目のサイクルの演算処理４０４は各サイクル（１番目
のサイクルの演算処理を除く）の演算処理を代表してお
り、同処理を繰り返し行う。即ち、ｉ番目のサイクルの
演算処理４０４は、Ｍ番目のサイクルの演算処理４１１
と同様である。ｉ番目のサイクルの演算処理４０４で
は、ｉ番目の累算結果１０５とｉ番目の部分積１０６の
加算及びｉ＋１番目の累算結果１０８の発生と、ｉ番目
の累算結果４０５とｉ番目の部分積４０６の加算及びｉ
＋１番目の累算結果４０７の発生とは同サイクルに行わ
れる。叉、最終累算結果１１３と最終累算結果３１２と
最終キャリビット１１４は同時に発生する。
【００２１】上記が本発明である累算器１００の動作の
説明であり、下記に累算器１００を用いた逆離散コサイ
ン変換器の説明をする。ビットスライス発生器３０１に
入力データ列３００が入力され、ｉ番目のビットスライ
ス１０１とｉ番目のビットスライス３０２がＭサイクル
にかけてＭ回出力される。ｉ番目のビットスライス１０
１は累算器３０３、１００等に入力され、ｉ番目のビッ
トスライス３０２は累算器３０４、３０５等に入力され
る。
説明であり、下記に累算器１００を用いた逆離散コサイ
ン変換器の説明をする。ビットスライス発生器３０１に
入力データ列３００が入力され、ｉ番目のビットスライ
ス１０１とｉ番目のビットスライス３０２がＭサイクル
にかけてＭ回出力される。ｉ番目のビットスライス１０
１は累算器３０３、１００等に入力され、ｉ番目のビッ
トスライス３０２は累算器３０４、３０５等に入力され
る。
【００２２】例えば、累算器１００と累算器３０５のde
cimation-in-frequency演算の場合、マルチプレクサ３
１５が最終累算結果３１２を選択し、マルチプレクサ３
１４が最終累算結果１１３を選択し、加算の場合、マル
チプレクサ３１６が最終キャリビット１１４を選択し、
減算の場合、マルチプレクサ３１６が最終ボロービット
３１３を選択する。
cimation-in-frequency演算の場合、マルチプレクサ３
１５が最終累算結果３１２を選択し、マルチプレクサ３
１４が最終累算結果１１３を選択し、加算の場合、マル
チプレクサ３１６が最終キャリビット１１４を選択し、
減算の場合、マルチプレクサ３１６が最終ボロービット
３１３を選択する。
【００２３】加算／減算器３２０は、加算の場合、マル
チプレクサ出力３１７、すなわち最終累算結果１１３
と、マルチプレクサ出力３１９、すなわち最終累算結果
３１２と、マルチプレクサ３１６の出力、すなわち最終
キャリビット１１４を加算する。叉、加算／減算器３２
０は、減算の場合、マルチプレクサ出力３１７からマル
チプレクサ出力３１９とマルチプレクサ３１６の出力で
ある最終ボロービット３１３を減算する。加算／減算器
３２０から積和演算結果３２１が出力される。
チプレクサ出力３１７、すなわち最終累算結果１１３
と、マルチプレクサ出力３１９、すなわち最終累算結果
３１２と、マルチプレクサ３１６の出力、すなわち最終
キャリビット１１４を加算する。叉、加算／減算器３２
０は、減算の場合、マルチプレクサ出力３１７からマル
チプレクサ出力３１９とマルチプレクサ３１６の出力で
ある最終ボロービット３１３を減算する。加算／減算器
３２０から積和演算結果３２１が出力される。
【００２４】なお、本実施例では、１サイクルでＬＳＢ
のみをキャリ（ボロー）ビット演算する場合を示した
が、ＬＳＢを含む数ビットを用いてキャリ（ボロー）ビ
ット演算することも可能である。また、本実施例では、
１サイクルで一つの部分積を累算結果に加算処理した
が、１サイクルで複数の部分積を累算結果に加算処理す
ることも可能である。
のみをキャリ（ボロー）ビット演算する場合を示した
が、ＬＳＢを含む数ビットを用いてキャリ（ボロー）ビ
ット演算することも可能である。また、本実施例では、
１サイクルで一つの部分積を累算結果に加算処理した
が、１サイクルで複数の部分積を累算結果に加算処理す
ることも可能である。
【００２５】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、累算器の中間累算結果、叉は最終累算結果の保持レ
ジスタ、decimation-in-frequency演算用の加算／減算
器のビット幅が削減され、例えば複数の累算器を採用す
る場合、集積化された逆離散コサイン変換器のチップ面
積が小さくなり、本発明の実用的効果は大きい。
ば、累算器の中間累算結果、叉は最終累算結果の保持レ
ジスタ、decimation-in-frequency演算用の加算／減算
器のビット幅が削減され、例えば複数の累算器を採用す
る場合、集積化された逆離散コサイン変換器のチップ面
積が小さくなり、本発明の実用的効果は大きい。
【００２６】本発明は、distributed arithmetic、deci
mation-in-frequency以外の積和演算にも有効である。
mation-in-frequency以外の積和演算にも有効である。
【図１】本発明の実施例に係る累算器の内部構成図
【図２】図１中のキャリビット演算器の内部構成図
【図３】本発明を用いた逆離散コサイン変換器の構成図
【図４】図１の累算器の動作図
【図５】従来例の動作図
１０３ ＲＯＭ １０７ 加算器 １０９ レジスタ １１０ キャリビット演算器
Claims (1)
- 【請求項１】乗算、叉はdistributed arithmetic演算を
行うために部分積を発生する手段と、 前記部分積の累算結果の少なくともＬＳＢを含むビット
を切り捨てる手段と、 前記部分積の中間累算結果を保持するレジスタと、 前記中間累算結果のＬＳＢを含む第１のビットと、他の
累算器の中間累算結果のＬＳＢを含む第２のビットと、
一つ前のサイクルの前記第１のビットと前記第２のビッ
トの加算（減算）から発生したキャリ（ボロー）との加
算（減算）によるキャリ（ボロー）を発生するキャリ
（ボロー）発生手段と、 前記キャリ（ボロー）を保持する手段とを備えた累算
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233708A JPH0981541A (ja) | 1995-09-12 | 1995-09-12 | 累算器 |
| US08/711,836 US5847980A (en) | 1995-09-12 | 1996-09-10 | Product-summing arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233708A JPH0981541A (ja) | 1995-09-12 | 1995-09-12 | 累算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981541A true JPH0981541A (ja) | 1997-03-28 |
Family
ID=16959313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233708A Pending JPH0981541A (ja) | 1995-09-12 | 1995-09-12 | 累算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5847980A (ja) |
| JP (1) | JPH0981541A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8959582B2 (en) | 2000-03-09 | 2015-02-17 | Pkware, Inc. | System and method for manipulating and managing computer archive files |
| US20050015608A1 (en) | 2003-07-16 | 2005-01-20 | Pkware, Inc. | Method for strongly encrypting .ZIP files |
| US7844579B2 (en) | 2000-03-09 | 2010-11-30 | Pkware, Inc. | System and method for manipulating and managing computer archive files |
| US8230482B2 (en) | 2000-03-09 | 2012-07-24 | Pkware, Inc. | System and method for manipulating and managing computer archive files |
| US6879988B2 (en) | 2000-03-09 | 2005-04-12 | Pkware | System and method for manipulating and managing computer archive files |
| JP6995629B2 (ja) * | 2018-01-05 | 2022-01-14 | 日本電信電話株式会社 | 演算回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168772A (ja) * | 1987-01-07 | 1988-07-12 | Yokogawa Electric Corp | 累算器 |
| US4791598A (en) * | 1987-03-24 | 1988-12-13 | Bell Communications Research, Inc. | Two-dimensional discrete cosine transform processor |
| US5053985A (en) * | 1989-10-19 | 1991-10-01 | Zoran Corporation | Recycling dct/idct integrated circuit apparatus using a single multiplier/accumulator and a single random access memory |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| US5204830A (en) * | 1992-02-13 | 1993-04-20 | Industrial Technology Research Institute | Fast pipelined matrix multiplier |
| JPH06103299A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 積和演算器 |
| US5307375A (en) * | 1992-11-19 | 1994-04-26 | General Instrument Corporation | Two stage accumulator for use in updating coefficients |
| US5483475A (en) * | 1993-09-15 | 1996-01-09 | Industrial Technology Research Institute | Fast pipelined 2-D discrete cosine transform architecture |
| US5457646A (en) * | 1993-10-12 | 1995-10-10 | Industrial Technology Research Institute | Partial carry-save pipeline multiplier |
-
1995
- 1995-09-12 JP JP7233708A patent/JPH0981541A/ja active Pending
-
1996
- 1996-09-10 US US08/711,836 patent/US5847980A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5847980A (en) | 1998-12-08 |
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