JPS63168772A - 累算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く産業上の利用分野〉 この発明は、入力データの語長が長く、かつ１つ前のデ
ータよりも１ビット上位にずれるデータを高速に累梓す
る累算器の改良に関するものである。

〈従来技術〉 数多くのデータを演算処理する場合に、入力データの加
算を高速で実行しなければならない場合が多々ある。こ
のような演算に使用する加算器の構成を第４図に示す。

第４図において、１．２はレジスタであり、加算を実行
する入力データＡ、Ｂが入力され、一時的に格納される
。この格納された入力データはその上位ビット部分と下
位ビット部分の２つの部分に分けられ、それぞれ加算器
３．４に入力される。加算器３．４の出力はそれぞれレ
ジスタ５．６に入力され、一時的に保持される。このレ
ジスタ５．６に保持されたデータは加算器７で加算され
、その加算結果はレジスタ８に入力、保持される。この
レジスタ８に保持されたデータが加算結果になる。すな
わち、一般に加算器は演算する語長が長くなると演算速
度が遅くなるので、データをその上位ピット部分と下位
ビット部分に分けて加算器３．４で別々に演算し、加算
器７で合成するようにする。また、各々の加算器の間に
レジスタを挿入し、加算器３．４と加算器７を同時に動
作させ、連続して処理するいわゆるパイプライン処理を
行って処理速度の向上を計うている。ＦＡ算を行う場合
はレジスタ２を除いて、レジスタ８の出力を加算器３．
４に入力するようにする。

〈発明が解決すべき問題点〉 しかしながら、この様な加算器で累算を実行すると、処
理速度が低下するという問題点がある。

すなわち、２つの入力データＡ１Ｂの加算を行う場合は
加鈴器７でレジスタ５．６のデータの合成を実行するの
と平行して次のデータの部分加算を加算器３．４で実行
出来るが、累算は前の累算結果に新しいデータを加算す
るのであるから、加算器３．４で部分加算を実行する前
に加算器７の演算が終了していなければならない。その
ため、加算器３．４と加算器７を同時に動作させるパイ
プライン処理を実行することが出来ない。

また、加算の順序は加算結果に影響しないので、２つ前
の累算結果と入力データを加算するようにしてパイプラ
イン処理を実行することも出来るが、累算を行う一連の
データと次の累算を行う一連のデータの間にはレジスタ
１にデータを保持してからレジスタ８に演算結果が出て
来るまでの時間をとる必要があり、一連のデータを累算
する処理を何度も行うような演算処理では、動作速度を
向上させることが困難になる。

〈発明の目的〉 この発明の目的は、入力データがその前の入力データに
対して１ビット上位にずれているようなデータの累算を
高速に実行する累算器を提供することにある。

く問題点を解決するための手段〉 前記問題点を解決するために、本発明では入力データを
分割してその上位部分データおよび下位部分データが入
力される第１、第２の加算部と、この第１の加算部の出
力の最下位ピットおよび前記第２の加算部のキャリー出
力が入力されてこれらのデータを加算する第３の加算部
と、前記第１の加算部の出力および前記第２の加算部の
キャリー出力が入力される第４の加算部とを具備し、前
記第１加算器の出力を１ビット下方にシフトしたデータ
および前記第３の加算部のキャリー出力を前記第１の加
算部に入力してこれらのデータおよび分割された入力デ
ータの上位部分を加算すると共に、前記第２の加算部の
出力データを下方に１ビットシフトしたデータの最上位
ピットに前記第３の加算部の出力を追加したデータを前
記第２の加算部に入力してこのデータおよび分割された
入力データの下位部分データとを加算するようにしたも
のである。

〈実施例〉 第１図に本発明に係る累算器の一実施例を示す。

第１図において、１０１１１はそれぞれ第１の加算部お
よび第２の加算部であり、それらの内部には加算器１０
１．１１１およびレジスタ１０２．１１２が含まれてい
る。入力データはＮビットの長さを有し、その下位Ｍビ
ットが加算器１１１の一方の入力端子Ａに、上位のＮ−
Ｍビットが加算器１０１一方の入力端子Ａに入力される
。加算器１０１．１１１の出力はそれぞれレジスタ１０
２．１１２に入力され、保持される。１２は第３の加算
部であり、その内部に加算器１２１およびレジスタ１２
２が含まれている。加算器１２１は１ビットの加算器で
あり、加算器１０１の出力の最下位ビットおよび加算器
１１１のキャリー出力Ｇ。

がそれぞれその入力端子Ａ１Ｂに入力される。加Ｆ［Ｚ
１２１のキャリー出力Ｃｏおよび出力Ｙはレジスタ１２
２に入力され、保持される。レジスタ１２２に保持され
たキャリー出力は加算ｍ１０１のキャリー入力端子Ｃｔ
に入力される。また、レジスタ１０２の出力を下方に１
ビットシフトしたＮ−Ｍ−１ビットのデータは加算器１
０１の他方の入力端子Ｂに入力される。また、レジスタ
１１２の出力を下方に１ビットシフトしたデータの最上
位ビットにレジスタ１２２に保持された加ｎ器１２１の
出力を付加したＭビットのデータは加算器１１１の他方
の入力端子已に入力される。１３は第４の加算部であり
、その内部に加算器１３１およびレジスタ１３２が含ま
れている。加算器１３１はＮ−Ｍビットの加算器であり
、その一方の入力端子へにはレジスタ１０２の出力が、
他方の入力端子ＢにはデータｒＯＪが入力される。また
、そのキャリー入力端子Ｃｔにはレジスタ１３２の出力
が入力される。レジスタ１３２には加算器１１１のキャ
リー出力Ｇｏが入力される。出力データはその下位部分
がレジスタ１１２の出力、上位部分が加算器１３１の出
力になる。

次にこの実施例の動作を説明する。全体の動作はバイブ
ライン処理が行われ、入力データ生成にに同期して実行
される。すなわち、加算器１０１゜１１１、レジスタ１
２２の動作および加０５１２１、レジスタ１０２．１１
２の動作はそれぞれ同時に実行され、かつこれらの動作
は引続いて繰返される。この様な構成において、入力デ
ータの上位Ｎ−Ｍビットの累算は第１の加算部１０で実
行される。すなわち、加算器１０１の一方の入力端子Ａ
には入力データの上位Ｎ−Ｍビットの部分データが入力
され、また他方の入力端子Ｂにはレジスタ１０２に保持
された、前回までの累算データが入力される。加算器１
０１はこれら２つの部分データの加算を実行する。なお
、入力データはその前回データより１ビット上位にずれ
ているので、加算器１０１にはレジスタ１０２の出力デ
ータを下方に１ビットずらして桁あわせを行ったデータ
を入力する。また、入力データの下位Ｍピットの累算は
第２の加算部１１で実行する。第２の加算部１１は基本
的には第１の加算部１０と同じであり、加算器１１１で
入力データの下位Ｍビットとそれまでの累算結果を加算
する。入力データとの桁あわせを行うために、レジスタ
１１２の出力は下方に１ビットシフトして加算器１１１
に入力する。

加算器１０１の最下位ビットおよび加算器１１１のキャ
リー（桁上げ）出力Ｇｏの処理は第３の加算部１２で行
う。加算器１２１の入力端子Ａ１Ｂに入力される加算器
１０１の出力の最下位ビットおよび加算器１１１のキャ
リー出力ＣＯは入力データのＭ＋１ビットと同じ桁であ
るが、第３の加算器の動作は第１、第２の加算部の動作
と１サイクルずれており、かつ入力データはその前回の
データよりも１ビット上位にずれるので、レジスタ１２
２の出力は結局加算器１１１に入力されるデータの最上
位ピットと同じ桁であり、そのキャリー出力Ｃｏは加算
器１０１に入力されるデータの最下位ビットの桁に一致
する。そのため、レジスタ１２２の出力を、レジスタ１
１２の出力を１ビット下方にシフトしたデータの最上位
ビットとし、またそのキャリー出力を加算器１０１のキ
ャリー入力端子Ｃｔに加えることによって処理すること
が出来る。第４の加算部は一連の累算するデータの入力
が終り、次の累算するデータ入力が開始されたときに動
作させ、加算器１１１のキャリーを出力データの上位部
分データの最下位ビットに加えるようにする。これによ
って、一連の連続して入力されるデータの部分累算を入
力データに同期して行うことが出来る。

第２図に他の実施例をしめす。なお、第１図と同じ要素
には同一符号を付し、説明を省略する。

第２図において、１４．１５．１６はマルチプレクサで
あり、２つの入力端子のデータのどちらかを選択する。

マルチプレクサ１４．１５．１６の一方の入力端子には
データ０が入力され、他方の入力端子にはそれぞれレジ
スタ１０２の出力を１ビット下方にシフトした値、レジ
スタ１２２に保持されている加算器１２１のキャリー出
力、レジスタ１１２の出力を下方に１ビットシシフトし
たデータの最上位ピットにレジスタ１２２に保持されて
いる加算器１２１の出力を付加したデータが入力される
。マルチプレクサ１４．１５．１６は累算すべきデータ
の最初でデータＯを選択し、以後はそれぞれレジスタ１
０２．１２２．１１２からのデータを選択する。これに
よって累算の１初でレジスタ１０２．１２２．１１２を
クリヤする必要がなくなるので、より簡単に連続して複
数の累算を実行することが出来る。

第３図にさらに他の実施例を示す。第１図、第２図の実
施例では入力データを２分割して累算したが、入力デー
タの語長が長くなると２分割では加算器の動作速度が遅
くなり、３分割以上に分割する必要がある。第３図実施
例は入力データを３個に分割したものである。なお、第
１図と同じ要素には同一符号を付し、説明を省略する。

第３図において、入力データは３分割されその上位部分
は第１の加算部１０に、中間部は加算部１７に、下位部
分は第２の加算部１１に入力される。第３の加算部２０
．２１は同１２と同じ構成である。

加算部１７の構成は第１の加算部１０とほぼ同じである
が、その内部の加算器１７１にはキャリー出力Ｃｏがあ
り、第３の加算部２０内の加算器２０１の入力端子Ｂに
入力される。１８．１９は第４の加算部１３に相当し、
その構成はほぼ同じであるが、加算部１９内の加算器１
９１にはキャリー出力Ｃｏがあり、加算部１８内の加算
器１８１の入力端子已に接続される。動作は第１図実施
例とほぼ同じであるが、第１の加算部１０の出力の最下
位ビットおよび加算部１７のキャリー出力の処理は第３
の加算部２０で、加算部１７の出力の最下位ビットと第
２の加算部１１のキャリー出力の処理は第３の加算部２
１でおこなう。また、累算の最後において、加算器１７
１および１１１のキャリー出力の処理はそれぞれ加算部
１８．１９でおこなう。なお、第３図実施例は入力デー
タを３分割した例であるが、加算部１７．１８；Ｂよび
第３の加算部２０を追加することによって任意の個数に
分割することが出来る。この場合、第４の加算部に相当
する加算部のキャリー出力は加算部１８に示すように、
その上位側の加算部内の加算器の入力端子Ｂに接続する
ようにする。

また、これらの実施例では第２の加算部の出力を下方に
１ビットシフトするときに最下位ビットを切捨てている
が、このビットをシフトレジスタに保持し、最後に出力
データの下位部分に付加するようにしてもよい。また、
第２の加算部１１内の加算器１１１をキャリー人力付き
とし、このキャリ一端子に「１」を入力してこのビット
に対して「まるめ」処理をするようにしてもよい。

なお、第３図実施例において、入力データの分割数を増
すと、最上位部分の第４の加算部に相当する加算部１８
の演算時間が累算の周期より長くなる可能性があるが、
適当な所にレジスタを挿入してバイブライン化すればよ
い。

〈発明の効果〉 以上、実施例に基づいて具体的に説明したように、この
発明では入力データがその一つ前の入力データに対して
１ビット上位にずれるデータを累算する累算器において
、入力データの上位ビット部分を第１の加算部、下位ビ
ット部分を第２の加算部で累算し、この第１、第２の加
算部のキャリー出力などの処理を第３の加算部で処理し
、累算の終了時のキャリー出力の処理を第４の加算部で
行うようにした。そのため、キャリー出力の処理を累算
と同時に実行出来、かつ累算の最後のキャリー出力の処
理は専用の第４の加算部で行うので、高速化が可能であ
り、かつ一連の入力データの累算の最後のキャリー出力
の処理は次のデータの入力時に実行できるので、複数の
累算をリアルタイムで実行出来る。

また、拡張が容易であり、入力データを３つ以上に分割
して累算しても処理速度が低下することはなく、さらに
累算の速度を増加することが可能である。

【図面の簡単な説明】

第１図は本発明に係る累算器の構成を示づブロック図、
第２図、第３図は他の実施例を示すブロック図、第４図
は従来の加算器の構成を示すブロック図である。 １０・・・第１の加算部、１１・・・第２の加算部、１
２．２０．２１・・・第３の加算部、１３・・・第４の
加算部、１４〜１６・・・マルチプレクサ、１７〜１９
・・・加算部、１０１，１１１，１２１，１３１，１７
１．１８１，１９１・・・加算器、１０２，１１２゜１
２２．１３２．・・・レジスタ。

Claims (1)

1. 【特許請求の範囲】 入力データがその一つ前の入力データに対して１ビット
   上位にずれるデータを累算する累算器において、 入力データを複数の部分に分割し、その上位部分データ
   が入力される第１の加算部と、前記入力データの下位部
   分データが入力される第２の加算部と、前記第１の加算
   部の出力の最下位ビットおよび前記第２の加算部のキャ
   リー出力が入力される第３の加算部と、前記第１の加算
   部の出力および前記第２の加算部のキャリー出力が入力
   される第４の加算部とを有し、前記第１の加算部の出力
   を１ビット下方にシフトしたデータおよび前記第３の加
   算部のキャリー出力を前記第１の加算部に入力すると共
   に、前記第２の加算部の出力を１ビット下方にシフトし
   たデータの最上位ビットに前記第３の加算部の出力を追
   加したデータを前記第２の加算部に入力することを特徴
   とする累算器。