JPH03223960A - プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にプロセッサに関し、特に、演算処理
の高速化のための改善されたプロセッサに関する。

［従来の技術］ コンピュータシステムやマイクロコンピュータなどが社
会の様々な分野で利用されるにつれて、それらによる高
速演算処理への要求が高まっている。コンピュータシス
テムやマイクロコンピュータにおける演算処理は、一般
にはプロセッサまたは論理集積回路であるマイクロプロ
セッサにより実行される。したがって、これらのプロセ
ッサを高速に動作させるための種々の努力が従来からな
されている。

第２０図は、従来のマイクロプロセッサを示すブロック
図である。第２０図に示したマイクロプロセッサは、た
とえばナカガワ他による’Ａ　　５０ｎｓ　　Ｖｉｄｅ
ｏ　　Ｓｉｇｎａｌ　　Ｐｒｏｃｅｓｓｏｒ”と題され
た論文（ＩＳＳＣＣ８９，ダイジェスト　オブ　テクニ
カルペーパーズ　ｐｐ。

１６８−１６９）に見られる。この論文ではディジタル
シグナルプロセッサ（Ｄ　Ｓ　Ｐ）としてこのマイクロ
プロセッサが記されている。

第２０図を参照して、このマイクロプロセッサは、様々
な演算を実行するためのデータ演算部１と、データを伝
送するためのパスライン２と、データをストアするため
のデータメモリ部２４と、演算を実行するための命令プ
ログラムをストアするための命令メモリ部２３と、外部
から制御信号を受けかつ命令プログラムをデコードする
プログラムシーケンス制御部２２と、アドレスを演算す
るアドレス演算部８と、外部とデータを入出力するため
のインターフェイス部２１とを含む。データ演算部１は
、パスライン２を介して与えられるデータの論理演算を
行なう演算論理ユニット（以下ＡＬＵという）と、デー
タバス２を介して与えられるデータの乗算を行なう乗算
器５と、ＡＬＵ３および乗算器５からの出力データを一
時的に保持するレジスタ部４とを含む。

動作において、プログラムシーケンス制御部２２は命令
メモリ部２３中にストアされた命令プログラムをデコー
ドし、制御信号ＳＩＯおよびＳ２０をデータ演算部１．
アドレス演算部８．データメモリ部２４およびインター
フェイス部２１に与える。アドレス演算部８はプログラ
ムシーケンス制御部２２から出力された制御信号Ｓ１０
に応答してデータ演算部１において処理すべきデータの
供給元（ソースアドレス）および処理されたデータの格
納先（デスティネーションアドレス）を演算により得る
。アドレス演算部８から出力されたソースアドレスおよ
びデスティネーションアドレスはパスライン２を介して
各部に伝送される。データメモリ部２４は、アドレス演
算部８から出力されたアドレスによって指定されたデー
タをパスライン２を介してデータ演算部１に供給する。

データ演算部１では、ＡＬＵ３および乗算器５が与えら
れたデータの演算を実行し、演算結果をレジスタ部４に
与える。レジスタ部４は与えられたデータを一時的に保
持し、アドレス演算部８からパスライン２を介して与え
られるソース指定信号Ｓ１ないしＳｎに応答して保持し
たデータをパスライン２に出力する。パスライン２に与
えられたデータはアドレス演算部８によって指定された
部分、たとえばデータメモリ部２４．インターフェイス
部２１などにパスライン２を介して伝送される。

処理されたデータがパスライン２を介してインク−フェ
イス部２１に与えられた後、そのデータはたとえば外部
に設けられた外部記憶装置にストアされる。

第２１図は、第２０図に示したレジスタ部４の模式的な
ブロック図である。第２１図を参照して、レジスタ部４
はｎ個のレジスタＲ１ないしＲｎを含む。各レジスタＲ
１ないしＲｎは、第２０図に示したように、ＡＬＵ３お
よび乗算器５から演算処理されたデータを受けるように
接続されているものと仮定する（図示せず）。これに加
えて、各レジスタＲ１ないしＲｎは、アドレス演算部８
からパスライン２を介してそれぞれソース指定信号Ｓ１
ないしＳｎを受けるように接続される（図示せず）。デ
ータメモリ部２４はアドレス演算部８からアドレス信号
ＡＤを受けるように接続される。

データメモリ部２４中には、各アドレスＭ１ないしＭ８
中に演算されるべきデータａ１ないしａ８がストアされ
ているものとする。

動作において、たとえばレジスタＲ１中にＡＬＵ３また
は乗算器５により演算処理されたデータｂ１−が保持さ
れる。アドレス演算部８は、ソース指定信号Ｓ１を出力
する。レジスタＲ１は、信号Ｓ１に応答して保持してい
るデータｂ１をデータバス２に供給する。同様にして、
データメモリ部２４も、アドレス演算部８から出力され
たアドレス信号ＡＤにより指定されたデータａｉをデー
タバス２に供給する。データバス２に供給されたデータ
は、さらにデータ演算部１に与えられ、演算処理が続け
られる。

一般に、マイクロプロセッサでは、ソースデータの格納
場所を指定するためにアドレス指定方式（アドレシング
）が使用される。アドレス指定方式として、直接アドレ
シング、間接アドレシング。

相対アドレシング、即値アドレシング、オフセット付ア
ドレシングおよびインデックス付アドレシングなどが知
られる。

たとえば直接アドレシングでは、命令のオペランド部分
において規定されたアドレスのデータがソースデータと
して指定される。また、間接アドレシングでは、命令の
オペランド部分において指定されたレジスタまたはデー
タメモリ中にソースデータの格納場所が書込まれており
、そこからソースデータが取出される。相対アドレシン
グでは、たとえば現在実行中の命令のアドレスが保持さ
れているプログラムカウンタの値に、何らかの値が加え
られた値がソースデータのアドレスとされる。

即値アドレスでは、命令のオペランド部分中にソースデ
ータが直接書込まれている。オフセット付アドレシング
やインデックス付アドレシングでは、ソースデータがス
トアされているアドレスの値が“修飾”される。これら
のアドレス指定方式に関しては、一般に他の文献により
広く知られている。

上記のアドレス指定方式は、ソースデータが保持されて
いるレジスタの指定、ソースデータがストアされたデー
タメモリのアドレスの指定、および命令のオペランド部
分に直接書込まれた即値データの使用のうちのいずれか
を選択するものであるということができる。別言すると
、データ演算部１においてソースデータとして扱われる
データは、命令のオペランド部分に書込まれた即値デー
タか、レジスタに保持されたデータか、データメモリ中
にストアされたデータのいずれかである。

一方、離散コサイン変換（以下ＤＣＴという）は直交変
換の一種として知られており、一般に、互いに強い相関
を有する画像データの変換特性が良好であるため、画像
データの圧縮に用いられている。ＤＣＴが画像データの
圧縮に用いられるもう１つの理由として、高速アルゴリ
ズムが存在することが指摘される。これまでに多（の高
速アルゴリズムが発表されており、１つの例として、Ｗ
。

Ｈ，Ｃｈｅｎ他による“Ａ　　Ｆａｓｔ　　Ｃｏｍｐｕ
ｔａｔｉｏｎａｌ　　Ａｌｇｏｒｉｔｈｍ　　ｆ。

ｒ　　ｔｈｅ　　Ｄｉｓｃｒｅｔｅ　　ＣＣｏ５１ｎｅ
Ｔｒａｓｆｏｒと題された論文（ＩＥＥＥ　　ｈランザ
クションズ　オン　コミュニケーションズ。

ＶＯＬ、ＣＯＭ、２５．Ｎｏ、９．１９７７年９月）に
見られる。多くの高速アルゴリズムでは、基本的に第２
３図に示すようなバタフライ演算が含まれる。

第２３図は、周波数領域分割法による離散フーリエ変換
でのバタフライ演算を示す演算記号図で０ ある。第２３図かられかるように、バタフライ演算を実
行することにより、２つの入力データａおよびｂから次
式により表わされるような出力データＸおよびＹが得ら
れる。

Ｘ＝ａ＋ｂ　　　　　　　・・・（１）Ｙ＝　（ａ−ｂ
）ＸＷＮ　　−（２） ここで、ＷＮはひねり因子と呼ばれる係数である。

高速フーリエ変換（Ｆ　Ｆ　Ｔ）では、Ｎ／２個（Ｎは
サンプリング数であり、かつ２のべき乗）のバタフライ
演算を含む演算段がＬｏｇ２Ｎ段にわたって直列に接続
される。前述のＤＣＴアルゴリズムにおいても、Ｌｏｇ
２Ｎ段のバタフライ演算が実行される。

第２３図および式（１）および（２）かられかるように
、バタフライ演算を実行するためには、加算、減算およ
び乗算をそれぞれ１回実行する必要があることが指摘さ
れる。

前述のＣｈｅｎ他による論文では、Ｎ点のサンプリング
値を有する離散関数ｆ　（ｊ）、　　ｊ＝０゜１ １、・・・、Ｎ−１の変換式は、次のように表わされれ
ている。

Ｆ　（ｋ）　＝　２・ｃ　（ｋ）　／Ｎ・Σ　１（ｊ）
Ｊ−’ ｃｏｓ　　ｆ（２ｉ＋１）ｋＴＴ／２Ｎｌ　　　　　　
−（３）ｋ＝ｏ、　　１．・・・、Ｎ−１ ここで、 ｃ　　ａｃ）＝１／（Ｔ　　　（但し、ｋ＝０）・・・
（４）＝１　　　　　　（但し、ｋ≧１）・・・（５）
したがって、４点のサンプリング値を有する離散関数ｆ
　（Ｄが与えられた場合では、式（３）においてＮ＝４
を代入することにより、次の式（６）が得られる。

Ｆ　（ｋ）　＝　２　・ｃ（ｋ）／８−Σ　１（ｊ）ｃ
ｏｓ　ｔ（２ｉ＋１）ｋＴＴ／１１　　−　（６）ｋ＝
０．　１．　２．　３ ［発明が解決しようとする課題］ 従来のマイクロプロセッサでは、ソースデータの指定が
上記のようになされていたので、演算処理に要する時間
が必要な演算回数およびデータ演算部１における演算処
理速度により主に決定され２ る。すなわち、マイクロプロセッサによる演算処理速度
はデータ演算部１における処理速度により制限されてい
る。

マイクロプロセッサの演算処理を高速化するためには、
たとえば１つの命令サイクルの周期を短くする（クロッ
ク周波数を高くする）方法や、浮動小数点演算装置のよ
うに演算装置を並列に用意し、１つの命令により高度な
演算（たとえば乗算や除算、有理関数演算など）を実行
する方法などが採用されている。しかしながら、前者の
方法によると、半導体製造技術上の問題や、周辺素子の
性能上からもたらされる制限などにより、高速動作が妨
げられる。一方、後者の方法では、演算を実行するため
に必要な素子数が多数となり、加えて入出力制御がかな
り複雑となり好ましくない。

数値演算処理では、加算および減算などのような単純な
演算が多数繰返される場合が多くある。そのような場合
に、後者の浮動小数点演算装置を利用する方法では複雑
な演算処理を実行させるための回路部分が無駄となり、
適していない。

３ 次に、数値演算の場合の簡単な例として、次式に表わさ
れるような８つのデータａ１ないしａ８の加算が実行さ
れる場合について説明する。

Ｘ＝ａｌ＋ａ２＋ａ３＋−・・・・・＋ａ８　　−　（
７）ただし各データａ１ないしａ８は、それぞれデータ
メモリ部２４中の各アドレスＭ１ないしＭ８にストアさ
れているものとし、結果を示すデータＸはレジスタＲ７
に格納されるものとする。

第２２図は、第２１図に示したレジスタ部４を用いて式
（７）によって表わされた８つのデータの加算を実行す
る場合の演算フロー図である。この図では、たとえば、
ステップ１におけるａｌ（Ｍｌ）＋ａ　２　（Ｍ２）　
→ｂ　１　（Ｒ１）は、データメモリ部２４のアドレス
Ｍ１にストアされたデータａ１とアドレスＭ２にストア
されたデータａ２とを加算し、かつその加算データｂ１
をレジスタＲ１に格納することを示す。

演算動作において、第２２図に示すように、７つの計算
ステップにわたる加算が実行され、加算されたデータＸ
がレジスタＲ７中に得られる。し４ たがって、第２１図に示した回路構成を有するレジスタ
部４を使用して８つのデータａ１ないしａ８の加算を行
なうためには、７つの命令サイクルに相当する演算時間
が必要となり、演算時間の短縮化が妨げられている。

次に、式（６）により表わされた４点離散コサイン変換
の場合について、第２１図に示したレジスタ部４が使用
されるときの演算所要時間について説明する。

第２４図は、第２１図に示したレジスタ部４を用いてバ
タフライ演算が実行される場合の演算フロー図である。

この図では、たとえば、ステップ１におけるｘｏ　（Ｒ
１）＋ｘ３　（Ｒ４）−＝ａ　１（Ｒ６）は、レジスタ
Ｒ１中に保持されたデータｘＯとレジスタＲ４中に保持
されたデータｘ３とを加算し、かつその加算データａ１
をレジスタＲ６に格納することを示す。なお、各入力デ
ータＸＯないしＸ３は、予め各レジスタＲ１ないしＲ４
中にそれぞれ保持されているものと仮定する。

演算動作において、第２４図に示すように、合５ 計１４の計算ステップにわたる演算が実行される。

ここでの演算は、加算、減算および乗算を含んでおり、
これらの演算は第２０図に示したデータ演算部１中のＡ
ＬＵ３または乗算器５により実行される。１４ステツプ
にわたる演算が実行された後、演算結果を示す各出力デ
ータｚＯないしｚ３は各レジスタＲ５ないしＲ８中にそ
れぞれ保持される。

したがって、第２１図に示した回路構成を有するレジス
タ部４を使用してバタフライ演算を行なうためには、合
計１４の命令サイクルに相当する演算時間が必要となり
、演算時間の短縮化が妨げられていることが指摘される
。

この発明は、上記のような課題を解決するためになされ
たもので、プロセッサにおいて、演算をより高速に実行
することを目的とする。

［課題を解決するための手段］ 請求項１の発明にかかるプロセッサは、所望の演算の指
定および実行を制御するための制御信号を発生する制御
信号発生手段と、制御信号によって指定された演算を行
なう第１の演算手段と、第６ １の演算手段により用いられるデータを伝送するデータ
バス線と、第１の演算手段により用いられるデータを保
持する保持手段と、保持手段の出力に接続され、予め定
められた演算を行なう第２の演算手段とを含む。

請求項２の発明にかかるプロセッサは、所望の演算の指
定および実行を制御するための制御信号を発生する制御
信号発生手段と、制御信号によって指定された演算を行
なう第１の演算手段と、第１の演算手段により用いられ
るデータを伝送するデータバス線と、第１の演算手段に
よる演算で用いられる第１のデータを保持する保持手段
と、第１の演算手段による演算で用いられる第２のデー
タを記憶するデータ記憶手段と、保持手段の出力および
データ記憶手段の出力に接続され、予め定められた演算
を行なう第２の演算手段とを含む。

請求項３の発明にかかるプロセッサは、演算データを伝
送するためのデータバス線と、データバス線から与えら
れた演算データを演算する演算手段と、演算手段からの
出力データを保持する少な７ くとも第１および第２の保持手段と、第１および第２の
保持手段に接続され、第１および第２の保持手段中に保
持されたデータを加算する加算手段と、第１および第２
の保持手段に接続され、第１および第２の保持手段中に
保持されたデータを減算する減算手段とを含む。

［作用］ 請求項１の発明におけるプロセッサでは、第１の演算手
段が演算を実行するとき、その演算において用いられる
データが保持手段中に保持される。

保持手段の出力には第２の演算手段が接続されているの
で、データが保持手段中に保持されるのと同時に保持さ
れたデータについて第２の演算手段において予め定めら
れた演算が実行される。第２の演算手段は、制御信号発
生手段からの制御信号に応答して演算結果をデータバス
線に供給する。

このように、保持手段へのデータの供給と同時に予め定
められた演算が第２の演算手段により実行されるので、
演算に要する時間を短縮することができる。

１．８ 請求項２の発明におけるプロセッサでは、第１の演算手
段において用いられる第１および第２のデータが保持手
段およびデータ記憶手段中にそれぞれ保持および記憶さ
れる。保持手段の出力およびデータ記憶手段の出力には
第２の演算が接続されているので、データ記憶手段から
データが読み出されるのと同時に、保持されたデータお
よびデータ記憶手段から読出されたデータについて、第
２の演算が予め定められた演算を実行する。第２の演算
手段は、制御信号発生手段からの制御信号に応答して演
算結果をデータバス線に供給する。

このように、データ記憶手段からのデータの続出と同時
に予め定められた演算が第２の演算手段により実行され
るので、演算に要する時間を短縮することができる。

請求項３の発明におけるプロセッサでは、演算手段から
出力された出力データが第１および第２の保持手段中に
保持されるのと同時に各加算手段および減算手段による
演算が実行される。したがって、従来から演算手段によ
って実行されていた９ 加算および減算が演算手段とは別に設けられた加算手段
および減算手段により実行されるので、演算時間が短縮
される。

［発明の実施例］ 第１図は、この発明の一実施例を示すレジスタ部７ａの
模式的なブロック図である。第１図に示したレジスタ部
７ａは、第２０図に示したレジスタ部４の代わりにマイ
クロプロセッサ中に適用される。レジスタ部７ａは、後
に説明する８つのデータの加算を実行するのに必要な５
つのレジスタＲ１ないしＲ５を含む。これに加えて、レ
ジスタ部７ａは、レジスタＲ１およびＲ２の出力に接続
された加算回路５１と、レジスタＲ３およびＲ４の出力
に接続された加算回路５２とを含む。加算回路５１およ
び５２は、前置演算回路４０として、第２０図に示した
データ演算部１中のＡＬＵ３および乗算器５とは別に設
けられている。アドレス演算部８は加算結果を要求する
ソース指定信号５ＡＤＤおよび５ＡＤＤ′を出力する。

各前置演算回路４０は信号５ＡＤＤおよび５ＡＤＤ′に
応答０ して、加算結果を示すデータＡＲ１２およびＡＲ３４を
パスライン２に供給する。各レジスタＲ１ないしＲ５は
、第１１図に示したＡＬＵ３および乗算器５から演算結
果を示すデータを受けるように接続されている（図示せ
ず）。

第２図は、第１図に示したレジスタ部７ａを用いて８つ
のデータの加算を実行する場合の演算フロー図である。

第２図を参照して、前述の式（７）により表わされた演
算が第１図に示したレジスタ部７ａを用いて実行される
。まず、ステップ１において、ＡＬＵ３によりデータメ
モリ部２４のアドレスＭ１にストアされているデータａ
１とアドレスＭ２にストアされているデータａ２とが加
算され、加算されたデータｂ１がレジスタＲ１中に保持
される。同様にして、ステップ２，３および４のそれぞ
れにおいて、データメモリ部２４中にストアされている
データの対ａ３およびＲ４，Ｒ５およびＲ６，Ｒ７およ
びＲ８が加算され、加算されたデータｂ２．ｂ３および
ｂ４がそれぞれレジスタＲ２，Ｒ３およびＲ４中に保持
される。各１ 加算されたデータｂ１ないしｂ４がそれぞれレジスタＲ
１ないしＲ４中に保持されると同時に、前置演算回路４
０が動作する。すなわち、レジスタＲ１およびＲ２の出
力に接続された加算回路５１は、データｂ１およびｂ２
の加算を実行する。

方、レジスタＲ３およびＲ４の出力に接続された加算回
路５２は、データｂ３およびｂ４の加算を実行する。し
たがって、ステップ５において、アドレス演算部８から
加算結果を要求するソース指定信号ＳＡ　Ｄ　Ｄおよび
５ＡＤＤ′が前置演算回路４０に与えられ、前置演算回
路４０は信号５ＡＤ０およびＳＡ　Ｄ　Ｄ′　に応答し
て加算データＡＲＩ２およびＡＲ３４をパスライン４０
に供給する。

パスライン２に供給されたＡＲ１２およびＡＲ３４は、
ＡＬＵ３において加算された後、加算結果を示すデータ
ＸがレジスタＲ５中に保持される（ステップ５）。

第２２図に示した従来の演算フロー図と比較すると、第
１図に示したレジスタ部７ａを用いて８つのデータの加
算が実行される場合には、２つの２ 計算ステップが省かれていることか指摘される。

すなわち、８つのデータａ１ないしＲ８の加算が５つの
命令サイクルに相当する時間をかけて実行されるので、
演算時間が短縮され、その結果高速演算処理が実現され
る。別言すると、演算を実行するのに必要な命令の数が
減少されるので、演算に要する時間が減じられる。一般
に、算術演算においては、加算処理が多数繰返されるこ
とが多いので、命令ステップの減少は演算処理の高速化
に大きく貢献する。

第３図は、第１図に示した加算回路５１の入出力データ
の関係を示す模式図である。第３図を参照して、加算回
路５１は、データビットＤｌｌないしＤ１８からなるデ
ータＤ１と、データビットＤ２１ないしＤ２８からなる
データＤ２とを受ける。加算結果として、データビット
Ａ１ないしＡ８からなる加算されたデータＡが出力され
る。このように、第１図に示した加算回路５１および５
２は、複数のデータビットからなるデータの演算処理を
行なう。

３ 第４図は、第１図に示した加算回路５１の例を示すブロ
ック図である。第４図を参照して、加算回路５１は、各
々がデータＤ１およびＤ２のデータビットを受けるよう
に接続された８つの全加算器（ＦＡ）５１ないし５８を
含む。各全加算器５１ないし５８から、加算されたデー
タＡを構成するデータビット八王ないしＡ８がそれぞれ
出力される。隣接した全加算器間は、桁上げ信号を伝送
するための信号線により接続されている。各全加算器５
１ないし５８を構成する具体的な回路の例は、たとえば
ムラカミ他によるＡ　　ＤｉｇｉｔａｌＰｒｏｃｅｓｓ
ｏｒ　　ｆｏｒ　　Ｄｅｃｏｄｉｎｇｃｏｍｐｏｓｉｔ
ｅ　　ＴＶ　　ＳｉｇｎａｌｓＵｓｉｎｇ　　Ａｄａｐ
ｔｉｖｅ　　Ｆｉｌｔｅｒｉｎｇ”と題された論文（Ｉ
ＥＥＥ、　　ジャーナルオブ　ソリッド　ステート　サ
ーキッツ、ＶＯＬ、５Ｃ−２１，Ｎｏ、、５．１９８６
年１０月）に見られる。

第５図ないし第１０図は、それぞれがこの発明の他の実
施例を示すレジスタ部７ａの模式的なブ４ ０ツク図である。第５図を参照して、レジスタＲ１およ
びＲ２の出力に前置演算回路４０として減算回路９が接
続される。減算回路９は、アドレス演算部８から出力さ
れるソース指定信号５ＳＵＢ応答して減算結果を示すデ
ータＤ！ｉＵＢをパスライン２に供給する。

第６図を参照して、レジスタＲ１の出力に前置演算回路
４０としての符号反転器１０が接続される。符号を反転
すべきデータがレジスタＲ１に格納されるのと同時に、
符号反転器１０によって符号が反転されたデータが得ら
れる。前置演算回路４０は、符号が反転されたデータを
要求するソース指定信号５ＮＥＧに応答して、符号が反
転されたデータＩ）Ｎｇｃをパスライン２に供給する。

第７図を参照して、レジスタＲ１およびＲ２の出力に前
置演算回路４０としての最大値選択回路１１が接続され
る。最大値選択回路１１は、レジスタＲ１およびＲ２に
それぞれ保持されたデータＤ１およびＤ２を比較し、よ
り大きいデータを選択する。前置演算回路４０は、ソー
ス指定信号Ｓ５ ＭＡＸに応答してデータＤ１およびＤ２のうちより大き
いデータを出力データＤＭＡｘとしてパスライン２に供
給する。

第８図を参照して、レジスタＲ１およびＲ２の出力に前
置演算回路４０としての最小値選択回路１２が接続され
る。レジスタＲ１に保持されたデータＤ１およびレジス
タＲ２に保持されたデータＤ２のうちより小さいデータ
が出力データＤＭ＋８としてパスライン２に供給される
。

第９図を参照して、レジスタＲ１の出力に前置演算回路
４０としての加算回路５３が接続される。

加算回路５３は、一方入力がレジスタＲ１からの出力デ
ータＤ１を受けるように接続され、他方入力がアドレス
演算部８から命令のオペランド部分に書込まれている即
値データＤ。ＳＴを受けるように接続される。したがっ
て、加算回路５３は、データＤ１およびり。ＳＴの加算
を行ない、加算されたデータＤＡＤＤがソース指定信号
Ｓ。８Ｔに応答してパスライン２に供給される。すなわ
ち、第９図は前置演算回路４０がアドレス演算部８か６ ら即値データＩ）ｏｓＴを受ける場合を示している。

第１０図を参照して、レジスタＲ１ないしＲ４の出力に
前置演算回路４０としての総和回路１４が接続される。

したがって、総和回路１４は、次式により表わされるよ
うに、各レジスタＲ１ないしＲ４に保持されたデータＤ
工ないしＤ４の加算を実行する。

ＤＳ＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４　　・・・（８）前置演
算回路４０は、アドレス演算部８から出力されるソース
指定信号Ｓ８に応答して、データの総和を示すデータＤ
８をパスライン２に供給する。このように、第１０図は
、２を越えるレジスタの出力に前置演算回路４０が出力
される場合を示している。

第５図ないし第１０図に示したいずれの実施例において
も、前置演算回路４０による演算は、データが所定のレ
ジスタへ格納されるのと同時に実行される。前置演算回
路４０は、演算結果を要求するソース指定信号に応答し
て演算結果を示すデータをパスライン２に供給する。パ
スライン２に２７ 供給されたデータは、データ演算部１に伝送され、ＡＬ
Ｕ３または乗算器５における演算に使われる。

いずれの実施例においても、従来のマイクロプロセッサ
においてＡＬＵ３により実行されていた一部の演算が前
置演算回路４０によりレジスタへのデータの供給と同時
に行なわれるので、演算に要する時間が短縮される。

したがって、データ演算部１中のＡＬＵ３および乗算器
５は、特定のレジスタにデータを供給することによって
得られた演算結果をソースデータとして受ける。ＡＬＵ
３および乗算器５は、前置演算回路４０から得られたデ
ータについて必要な残りの演算をさらに実行する。

別言すると、前置演算回路４０によりＡＬＵ３および乗
算器５とは別に演算が並列に実行されることが指摘され
る。これに加えて、従来のマイクロプロセッサと比較し
て演算に必要な命令の数が減じられるので、演算の高速
化かもたらされる。

第１１図は、この発明のさらに他の実施例を示すレジス
タ部７ｂの模式的なブロック図である。

８ レジスタ部７ｂは、第２０図に示したレジスタ部４の代
わりにマイクロプロセッサ中に適用される。

レジスタ部７ｂは、後に説明する８つのデータの加算を
実行するのに必要な５っののレジスタＲ１ないしＲ５を
含む。これに加えて、レジスタ部７ｂは、データメモリ
部２４の出力およびレジスタＲ１の出力に接続された加
算回路５４を含む。加算回路５４は、前置演算回路４０
として第２０図に示したデータ演算部１中のＡＬＵ３お
よび乗算器５とは別に設けられている。アドレス演算部
８は加算結果を要求するソース指定信号５ＡＤＤを出力
する。前置演算回路４０は信号５ＡＤＤに応答して、加
算結果を示すデータＤＡ　Ｄ　Ｄをパスライン２に供給
する。各レジスタＲ１ないしＲ５は、第２０図に示した
ＡＬＵ３および乗算器５から演算結果を示すデータを受
けるように接続される（図示せず）。

第１２図は、第１１図に示したレジスタ部７ｂを用いて
８つのデータの加算を実行する場合の演算フロー図であ
る。第１２図を参照して、前述の９ 式（７）により表わされた演算が実行される。まず、ス
テップ１において、データメモリ部２４のアドレスＭ１
にストアされているデータａ１とアドレスＭ２にストア
されているデータａ２とがＡＬＵ３により加算され、加
算されたデータｂ１がレジスタＲ１中に保持される。デ
ータメモリ部２４中にストアされているデータの指定は
、アドレス演算部８から発生されるアドレス信号ＡＤに
基づいて行なわれる。同様にして、ステップ２において
、データメモリ部２４のアドレスＭ３およびＭ４にスト
アされているデータａ３およびａ４が加算され、加算さ
れたデータｂ２がレジスタＲ２中に保持される。

ステップ３では、データメモリ部２４のアドレスＭ５に
ストアされているデータａ５とレジスタＲ２中に保持さ
れているデータｂ２とが加算され、加算されたデータｂ
３がレジスタＲ３中に保持される。同様に、ステップ４
においては、データメモリ部２４中のデータａ６および
レジスタＲ３中のデータｂ３が加算され、加算されたデ
ータｂ４０ がレジスタＲ４中に保持される。ステップ５において、
データメモリ部２４中のデータａ７およびレジスタＲ４
中のデータｂ４が加算され、加算されたデータｂ５がレ
ジスタＲ５中に保持される。

ステップ６において、前置演算回路４０が動作する。デ
ータメモリ部２４からデータａ８が読出され、読出され
たデータとレジスタＲ１に保持されているデータｂ１と
が加算器５４により加算される。加算されたデータＤＡ
ＤＤは、パスライン２を介してＡＬＵ３に供給され、デ
ータＤＡＤＤとレジスタＲ５に保持されているデータＢ
５との加算がＡＬＵ３において行なわれる。したがって
、式（７）により表わされたすべての演算が終了する。

演算結果を示すデータＸは、レジスタＲ５中に保持され
る（ステップ６）。

第２２図に示した従来の演算フロー図と比較すると、８
つのデータの加算が行なわれる場合において、１つの計
算ステップが省かれていることが指摘される。すなわち
、８つのデータａ１ないしａ８の加算が６つの命令サイ
クルに相当する時間１ をかけて実行されるので、演算時間が短縮され、その結
果高速演算処理が実現される。別言すると、演算に必要
な命令の数が減少されるので、演算に要する時間が減じ
られる。

第１３図ないし第１−７図は、各々がこの発明の他の実
施例を示す模式的なブロック図である。第１−３図を参
照して、データメモリ部２４およびレジスタＲ２の出力
に前置演算回路４０として減算回路９′が接続される。

減算回路９′は、アドレス演算部８から出力されるソー
ス指定信号５ＳＩ３８に応答して減算結果を示すデータ
ＤＳＵＢをパスライン２に供給する。

第１４図を参照して、データメモリ部２４の出力に前置
演算回路４０としての符号反転器１０’が接続される。

符号を反転すべきデータがデータメモリ部２４から読出
されるのと同時に、符号反転器１０′によって符号が反
転されたデータが得られる。前置演算回路４０は、符号
が反転されたデータを要求するソース指定信号５ＮＥＧ
に応答して、符号が反転されたデータＤＮ　Ｅ　Ｇをバ
スタ２ イン２に供給する。

第１５図を参照して、データメモリ部２４およびレジス
タＲ２の出力に前置演算回路４０としての最大値選択回
路１１′が接続される。最大値選択回路１１′は、デー
タメモリ部２４から読出されたデータＤ１とレジスタＲ
２中に保持されたデータＤ２とを比較し、より大きいデ
ータを選択する。前置演算回路４０は、ソース指定信号
ＳＭＡ工に応答して、データＤ１およびＤ２のうちのよ
り大きいデータを出力データＤＭＡＸとしてパスライン
２に供給する。

第１６図を参照して、データメモリ部２４およびレジス
タＲ２の出力に前置演算回路４０としての最小値選択回
路１２′が接続される。データメモリ部２４から読出さ
れたデータＤ１とレジスタＲ２中に保持されたデータＤ
２とが比較され、より小さいデータが出力データＤＭＩ
Ｎとしてパスライン２に供給される。

第１７図を参照して、データメモリ部２４の出力に前置
演算回路４０としての加算回路５３′が３ 接続される。加算回路５３′　は、一方入力がデータメ
モリ部２４から読出されたデータＤ１を受けるように接
続される。加算回路５３の他方入力は、命令のオペラン
ド部分に書込まれている即値データＩ）ｏｓ’ｒを受け
るように接続される。従って、加算回路５３′は、デー
タＤ１およびＤ０８．の加算を行ない、加算されたデー
タＤＡ　Ｄ　Ｄがソース指定信号Ｓ。８Ｔに応答してパ
スライン２に供給される。

第１３図ないし第１７図に示したいずれの実施例におい
ても、前置演算回路４０による演算は、演算に用いられ
るデータがデータメモリ部２４から読出されるのと同時
に実行される。前置演算回路４０は、演算結果を要求す
るソース指定信号に応答して、演算結果を示すデータを
パスライン２に供給する。パスライン２に供給されたデ
ータは、データ演算部１に伝送され、ＡＬＵ３または乗
算器５における演算に使われる。いずれの実施例におい
ても、従来のマイクロプロセッサにおいてＡＬＵ３によ
り実行されていた一部の演算が、デー４ タメモリ部２４からのデータの続出と同時に前置演算回
路４０により行なわれるので、演算に要する時間が短縮
される。

第１８図は、この発明のさらに他の実施例を示すレジス
タ部７ｃの模式的なブロック図である。

第１８図に示したレジスタ部７Ｃは、第２０図に示した
レジスタ部４の代わりにマイクロプロセッサ中に適用さ
れる。レジスタ部７Ｃは、後に説明するバタフライ演算
を実行するのに必要な８つのレジスタＲ１ないしＲ８と
４つの前置演算回路４０とを含む。各前置演算回路４０
は、加算回路８１および８２ならびに減算回路９１およ
び９２のいずれかをそれぞれ含む。加算回路８１は、レ
ジスタＲ１およびＲ４の各出力に接続されており、アド
レス演算部８から出力されるソース指定信号５ＡＤＤに
応答して加算結果を示すデータＡＲＩ４をパスライン２
に与える。一方、減算回路９１は、レジスタＲ１および
Ｒ４の各出力に接続されており、アドレス演算部８から
出力されるソース指定信号５ｓｕａに応答して減算結果
を示すデー５ り５ＲＩ４をパスライン２に与える。同様にして、加算
回路８２および減算回路９２もレジスタＲ２およびＲ３
の出力に接続されており、出力データＡＲ３２および５
Ｒ３２をそれぞれパスライン２に与える。なお、各レジ
スタＲ１ないしＲ８は、第２０図に示したＡＬＵ３およ
び乗算器５から演算結果を示すデータを受けるように接
続されている（図示せず）。

第１９図は、第１８図に示したレジスタ部７ｃを用いて
バタフライ演算を実行する場合の演算フロー図である。

第１９図を参照して、以下にバタフライ演算のための演
算処理を説明する。なお、第２４図に示した場合と同様
に、各入力データＸＯないしＸ３は各レジスタＲ１ない
しＲ４中に予め保持されているものと仮定する。したが
って、各前置演算回路から出力される出力データＡＲＩ
４、ＡＲ３２，５Ｒ１４および５Ｒ３２は、次のように
表わされる。

ＡＲＩ　４＝ｘＯ＋ｘ３　　　　　　＋＋　（９）ＡＲ
３２＝ｘ２＋ｘｌ　　　　　　・・・（１０）６ ＡＲ１４＝ｘＯ−ｘ３　　　　　　　　・・・　（１１
）ＡＲ３２＝ｘ２−ｘｉ　　　　　　　　−（１２）ま
ず、ステップ１において、アドレス演算部８がソース指
定信号５ＡｏＤおよび５ＡＤＤ′を出力するので、加算
回路８１および８２から加算データＡＲ１４およびＡＲ
３２がパスライン２に与えられる。データＡＲ１４およ
びＡＲ３２は、パスライン２を介してＡＬＵ３に与えら
れ、その加算結果を示すデータａ３がレジスタＲ５（図
示せず）に格納される。同様にして、ステップ２では、
出力データＡＲ１４およびＡＲ３２がＡＬＵ３に送られ
、その減算結果を示すデータａ４がレジスタＲ７（図示
せず）に格納される。

ステップ３および４では、各レジスタＲ５およびＲ７に
それぞれ保持されているデータａ３およびＲ４について
乗算が実行され、乗算結果を示すデータ２０およびｚ２
が各レジスタＲ５およびＲ７にそれぞれ格納される。

ステップ５および６ではアドレス演算部８から出力され
たソース指定信号５ＳＵＢおよび５ＳｔＪ７ ８′に応答して各減算回路９１および９２が出力データ
５Ｒ１４および５Ｒ３２をパスライン２を介して乗算器
５に与える。乗算器５では、データ５Ｒ１４および５Ｒ
３２についてそれぞれ乗算が実行され、乗算結果を示す
データａ７およびＲ８がそれぞれレジスタＲ６およびＲ
８（図示せず）中に格納される。ステップ７では、レジ
スタＲ６中に保持されたデータａ７とレジスタＲ８中に
保持されたデータａ８とが減算され、減算結果を示すデ
ータｚ１がレジスタＲ６中に格納される。

ステップ８および９では、アドレス演算部８がら再びソ
ース指定信号５ＳＵＢおよび５ＳＵＢが出力され、乗算
器５において出力データ５ＲＩ４および５Ｒ３２につい
ての乗算が実行される。

乗算結果を示すデータａ９およびａｌｏはそれぞれレジ
スタＲ３およびＲ４中に格納される。ステップ１０にお
いて、各レジスタＲ３およびＲ４中にそれぞれ保持され
たデータａ９およびａｌｏがＡＬＵ３において加算され
、加算結果を示すデータＺ３がレジスタＲ８中に格納さ
れる。

８ 上記の演算処理の結果、バタフライ演算の演算結果を示
す各データｚＯないしＺ３が各レジスタＲ５ないしＲ８
中にそれぞれ得られる。第２４図に示した従来の演算フ
ロー図と比較すると、前置演算回路４０を設けたことに
より４つの演算ステップか減じられていることが指摘さ
れる。すなわち、第２１図に示した従来のレジスタ部４
を用いてバタフライ演算を実行すると、合計１４の演算
ステップが必要であるのに対し、第１８図に示したレジ
スタ部７Ｃを用いた場合では、１０の演算ステップで足
りる。すなわち、減じられた４つの演算ステップをＡＬ
Ｕ３により実行する必要がなくなるので命令数が減じら
れる。加えて、各レジスタＲ１ないしＲ４中に各データ
ｘＯないしＸ３が与えられるのと同時に前置演算回路４
０による演算が実行されるので、高速演算処理が実現さ
れる。別言すると、演算に必要な命令の数が減少される
ので、演算に要する時間が減じられる。一般に、前述の
Ｃｈｅｎ他による論文にも見られるように、多くの高速
アルゴリズムにおいてバタフラ９ イ演算が多数回にわたって繰返し実行される。したがっ
て、演算ステップの減少は演算処理の高速化に大きく貢
献する。

上記の実施例において示した前置演算回路４０をマイク
ロプロセッサ中に設けるためには、必要な追加の回路部
分として、単純な回路構成を有する加算回路および減算
回路を設けるだけで十分である。前置演算回路４０を指
定するためのソース指定信号は、命令メモリ部２３中に
ストアされた命令プログラムに従って発生される。この
ことは、複雑な制御回路の追加が必要とされないことを
意味する。すなわち前置演算回路４０を新たに設けるた
めの回路変更か極めて少なく、かつ、上記の実施例が容
易に実現できるものであることが指摘される。

［発明の効果］ 以上のように、請求項１の発明によれば、第１の演算手
段による演算で用いられるデータを保持する保持手段の
出力に予め定められた演算を行なう第２の演算手段を接
続したので、予め定められ０ た演算を含む演算をより高速に実行することのできるプ
ロセッサが得られた。

また、請求項２の発明によれば、第１の演算手段による
演算で用いられる第１および第２のデータをそれぞれ保
持および記憶する保持手段およびデータ記憶手段が設け
られ、保持手段およびデータ記憶手段の出力に予め定め
られた演算を行なう第２の演算手段を接続したので、予
め定められた演算を含む演算をより高速に実行すること
の出きるプロセッサが得られた。

さらに、請求項３の発明によれば、第１および第２の保
持手段に接続された加算手段および減算手段を設けたの
で、２つのデータの加算および減算を含む演算を高速に
実行することのできるプロセッサが得られた。

【図面の簡単な説明】 第１図は、この発明の一実施例を示すレジスタ部の模式
的なブロック図である。第２図は、第１−図に示したレ
ジスタ部により８つのデータの加算を実行する場合の演
算フロー図である。第３図は、１ 第１図に示した加算回路の入出力データの関係を示す模
式図である。第４図は、第１図に示した加算回路の例を
示すブロック図である。第５図ないし第１１図は、各々
がこの発明の他の実施例を示すレジスタ部の模式的なプ
ロ・ｙり図である。第１２図は、第１１図に示したレジ
スタ部により８つのデータの加算を実行する場合の演算
フロー図である。第１３図ないし第１８図は、各々がこ
の発明のさらに他の実施例を示すレジスタ部の模式的な
ブロック図である。第１９図は、第１８図に示したレジ
スタ部によるバタフライ演算の演算フロー図である。第
２０図は、従来のマイクロプロセッサのブロック図であ
る。第２１図は、第２０図に示したレジスタ部の模式的
なブロック図である。 第２２図は、第２１図に示したレジスタ部により８つの
データの加算を実行する場合の演算フロー図である。第
２３図は、バタフライ演算の演算記号図である。第２４
図は、第２１図に示したレジスタ部によりバタフライ演
算を実行する場合の演算フロー図である。 ２ 図において、１はデータ演算部、２はパスライン、３は
ＡＬＵ、５は乗算器、７ａ、７ｂ、７ｃはレジスタ部、
８はアドレス演算部、２４はデータメモリ部、４０は前
置演算回路、Ｒ１ないしＲ５はレジスタである。 ３ 特開平３ ２２３９６０　（１６） 第 Ｇ 図 第 ７ 図 × Ｘ × × ぐりくし力σＯ−Ｎ（ト）寸 平成３年１月３０日

Claims (3)

【特許請求の範囲】
1. （１）所望の演算の指定および実行を制御するための制
   御信号を発生する制御信号発生手段と、制御信号に応答
   して制御信号によって指定された演算を行なう第１の演
   算手段と、前記第１の演算手段に接続され、前記第１の
   演算手段による演算で用いられるデータを伝送するデー
   タバス線と、 前記データバス線に接続され、前記第１の演算手段によ
   る演算で用いられるデータを保持する保持手段と、 前記保持手段の出力に接続され、予め定められた演算を
   行なう第２の演算手段とを含み、前記第２の演算手段は
   、制御信号に応答して演算結果を示すデータを前記デー
   タバス線に供給する、プロセッサ。
2. （２）所望の演算の指定および実行を制御するための制
   御信号を発生する制御信号発生手段と、制御信号に応答
   して制御信号によって指定された演算を行なう第１の演
   算手段と、前記第１の演算手段に接続され、前記第１の
   演算手段による演算で用いられるデータを伝送するデー
   タバス線と、 前記データバス線に接続され、前記第１の演算手段によ
   る演算で用いられる第１のデータを保持する保持手段と
   、 前記データバス線に接続され、前記第１の演算手段によ
   る演算で用いられる第２のデータを記憶するデータ記憶
   手段と、 前記保持手段の出力および前記データ記憶手段の出力に
   接続され、予め定められた演算を行なう第２の演算手段
   とを含み、 前記第２の演算手段は、制御信号に応答して演算結果を
   示すデータを前記データバス線に供給する、プロセッサ
   。
3. （３）演算データを伝送するためのデータバス線と、 前記データバス線に接続され、前記データバス線から与
   えられた演算データを演算する演算手段と、 前記演算手段からの出力データを受けるように接続され
   、その出力データを保持する少なくとも第１および第２
   の保持手段と、 前記第１および第２の保持手段に接続され、前記第１お
   よび第２の保持手段中に保持されたデータを加算する加
   算手段と、 前記第１および第２の保持手段に接続され、前記第１お
   よび第２の保持手段中に保持されたデータを減算する減
   算手段とを含む、プロセッサ。