JPS61173382A - デイジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高速のディジタル信号処理が可能なディジタル
信号処理装置に関し、たとえば；データ伝送用の高速変
復調装置などの各種通信用、産業用ロボットの高速数値
制御用などに適用できるディジタル信号処理装置に関す
るものである。

従来の技術 ディジタル信号処理を行なう方法として、従来から、ビ
ットスライスのバイポーラ演算チップおよびメモリなど
を用いる方法、あるいは汎用のマイクロプロセッサを用
いる方法がある。しかし、前者は相当なハード規模にな
り、その結果、コスト、大きさ、設計時間、消費電力等
の問題があシ、後者は演算精度、演算速度（乗算をソフ
トウェアで実行する時に要するプログラムステップ数、
パスを介するデータ転送時間等）に問題がある。

これらの問題点を克服するために、信号処理装置のＬＳ
Ｉ化によるハード化が有望な方法として考えられ、近年
、各種の汎用のディジタル信号処理ＬＳＩが実現されて
いる。

発明が解決しようとする問題点 フィルタリング処理、自己相関処理、自動等化処理、距
離計算、高速フーリエ変換等の信号処理の演算にはいく
つかの良く使われるタイプがあり、たとえば積和の形は
その代表的な例である。従って、多くの信号処理ＬＳＩ
は信号の高速処理のために乗算器および加算器をオンチ
ップ化している。

しかし、その数はせいぜい各々−個である。

いま、ｘｉ　をデータ、ω、をデータまたは係数とする
と、積和演算は Σ ｙ＝ｉω１”！　　　　　　・・・・・・・・・（１）
の形で示される。しかし、上記使号処理ＬＳＩでは、そ
の乗算器および加算器の数から、１マシンサイクルで実
行出来る論理演算は、せいぜいω。＋ωに・ｘｋ　　　
　　　・・・・・・…（２）（ωに＋　”ｋ：乗算器の
二人力、ω。、ωに−ｘｋ：加算器の二人力）である。

例えば、積項を４個有するパイカッド・フィルタでは、
４回の積を実行するために少なくとも４マシンサイクル
を必要とし、さらに、各マシンサイクル毎の中間データ
を保持するだめに、データ転送用に４マシンサイクルを
必要とすると、フィルタ、エレメントとして、１゜マシ
ンサイクル程度が必要である０同様に、高速フーリエ変
換の複素バタフライ演算では２６マシンサイクル程度が
必要となる０ 本発明は上記信号処理ＬＳＩで実現出来る１マシンサイ
クルでの各１回の積和演算の能力を拡大し、１マシンサ
イクルで複数回の積和演算を可能とし、さらに、データ
転送用のマシンサイクル数を削減することにより、全体
として、高速化を実現する信号処理ＬＳＩを実現するこ
とを目的とするＯ 問題点を解決するための手段 すなわち、本発明は、乗算器および論理演算回路（例え
ば加算器）からなるユニットを、複数個互いに縦続に接
続し、さらにこれらの複数個のユニットによるデータの
処理を１マシンサイクル内で実行することによ゛す、高
速処理を実現するものである。

作　　用 本発明は上記した構成により、第（１）式において、１
マシンサイクルで複数個の積和演算が可能となり、前記
したフィルタリング処理を始めとする積和演算を含む各
種信号処理のマシンサイクル数を従来に比較して少なく
出来、これによシ高速化が実現出来る。

実施例 第１図は本発明の一実施例におけるディジタル信号処理
装置の構成図で、乗算器および加算器からなる回路ユニ
ットが２個の場合を示している。

第１図において、１．２は乗算器、３，４は論理演算回
路、５〜１ｏはレジスタ、１１．１２はアキュムレータ
、１３〜１９はマルチプレクサ−１２０〜２３はデータ
あるいは係数を記憶するためのメモリ、２４〜２７はデ
ータバスを示す。乗算器１，２の出力端はそれぞれマル
チプレクサ１４゜１８を介して論理演算回路３，４の第
１の入力端に接続されている。また一方の論理演算回路
３の出力端が他方の演算回路４の第２入力端にマルチプ
レクサ１７を介して接続され七いる。他方の論理演算回
路４の出力端はアキュムレータ１１，１２、及びマルチ
プレクサ１３．１７を介して２つの論理演算回路３，４
の第２の入力端に接続されている。

以下に信号処理の演算に良くあられれる２、３の型を例
にあげて、装置の動作を説明する。

（１）演算　Ｃｉ＝　　Σ　Ａ１・Ｂ、　　の場合１＝
＝１ データあるいは係数Ａｉ、Ｂｉが記憶されている。

メモリー２０〜２３よシ、レジスタ７〜１ｏへ、Ａ、、
Ｂ、　、　Ａｉ＋１．　Ｂｉ＋１　　をロードする。た
とえば、レジスタ７へＡｉヲ、レジスタ８へＢ、　　ヲ
、レジスタ９へＡｉ＋１を、レジスターｏへＢｉ＋１　
　をそれぞれロードする。そして、次のマシンサイクル
で、各々２個の乗算器および論理演算回路を同時に動作
させ、その結果Ａ１−１・Ｂ　ｔ−１＋Ａｔ・Ｂｉ＋Ａ
ｉ＋１・Ｂｉ＋。

ヲアキュムレータ１１に格納する０ 但し、Ａ１−１・Ｂ１−１　　はあらかじめ、アキュム
レータ１１に格納されていた値である。

即ち、１マシンサイクルでの実質上の処理は、アキュム
レータの内容を（Ａ、、）とすると、（Ａ、、　）　＋
Ａ　１・Ｂｉ＋Ａ１−１＠Ｂ１−１→（Ａ、ｃ）　　・
・−・・（３）となる。

この時、最も時間を要する回路ブロックは、乗算器１，
２であるが、これらの乗算器によるデータの処理は、各
々、並列に処理されるので、乗算器を複数個設けても、
上記積和演算の計算で、計算時間が累積されることはな
い。

ここで、従来の場合を第４図を用いて説明すると、デー
タあるいは係数Ａ１．Ｂｉが記憶されているメモリー３
６よシ、データバス３７を介して、レジスタ３３．３４
へＡ、、Ｂ、をロードする。そして、次のマシンサイク
ルで、各１個の乗算器３１および論理演算回路３２によ
る処理により、演算結果、Ａ１−１・Ｂ、−１＋Ａ、＊
Ｂｉがアキュムレータ３６に格納される。但し、Ａ１−
１・Ｂ１−１　　はあらかじめ、アキュムレータ３５に
格納されていた値であるので、１マシンサイクルでの実
質上の処理は、−（Ａｃｃ”Ａ１−Ｂ１　　＝　　（Ａ
ｃｃ）　　　　　　　　　　””””・（４）となる。

第（３）式と第（４）式を比較することによシ、本実施
例の装置による積和演算は従来の装置に比較して。

２倍のパフォーマンスが得られることがわかる。

なお、第４図で３８．３９はレジスタ、４０．４１はマ
ルチプレクサ−を示す。

次に、信号処理でボトルネックとなるのは、データ転送
である。例えば、第４図において、メモリー領域３６か
ら、データバス３７を介して、データをレジスタ３３．
３４にロードする場合、少なくとも２マシンサイクルを
必要とする。この、各−個のメモリーとデータバスを、
本発明の実施例装置に適用したとすると、４個のレジス
タ７〜１０にデータをロードするのに少なくとも４マシ
ンサイクルが必要となり、積和演算を高速に実行できた
としても、全体としての高速化の実現の効果は少なくな
る。この問題点を克服するために、第１図に示す本実施
例装置では、レジスタ数（レジスタ７〜１０の４個）に
対応したデータバス２４〜２７および、メモリー領域２
０〜２３を設けている。これによシ、４個のデータをメ
モリーからレジスタに１マシンサイクルでロードするこ
とが可能になり、データ転送の高速化が図れることにな
る。この場合のメモリー２０〜２３はスクラッチパッド
型の多ポートメモリーが必要とされる。

（２）　　演算　Ｃ１＝、Σ　（Ａ、−Ｂ、）２　　の
場合。

ｌ＝１ 第４図に示す従来の装置では、少なくとも数マシンサイ
クルを要して得られたアキュムレータ３６の内容（Ａ、
−Ｂ、）　　を、（Ａｉ＋１−Ｂｉ＋１　）２　　の演
算を行なうために、さらに内部メモリー３６に回避させ
なければならない。従って、中間データのアキュムレー
タ３６とメモリー３６間の遺り取りが頻繁になり、効率
の悪い演算となる。

一方、第１図に示す本実施例装置の場合は、メそり−か
らレジスタ６．６にロードされたデータＡ１およびＢ、
は論理演算回路３および４、乗算回路２により、１マシ
ンサイクルで、演算結果（Ａｓ　−１−Ｂｓ　−１）　
２＋　（Ａｔ　Ｂ　ｔ　）２がアキュムレータ１１に得
られる。

但し、（Ａｉ−１−Ｂ１−１　）２はあらかじめアキュ
ムレータ１１に格納されていたデータである。従ってこ
の場合には、中間データを内部メモリー２０等に回避す
る必要がなく、演算自体も高速に実行できるため、全体
として、効率の良い高速演算が可能となる。

マタ、マルチプレクサ１３のφ入力を選択し、乗算回路
１および論理演算回路４により、第４図と同様の処理を
行なうことも容易である。

さらに、アキュムレータ１２は中間データの保持のため
に、アキュムレータ１１に加えて設けられたものであシ
、パイカッドフィルタ（ＢｆｑｕａｄＦｉｌｔｅｒ）等
の演算の際に、内部メモリーへのデータの回避を行なう
ことなしに、演算が実行できる。

以上は、乗算器および論理演算回路からなる回路ユニッ
トが２個の場合であまたが、同様の考え方によシ、第２
図、第３図に示すように、ｎ個の回路ユニットからなる
ディジタル信号処理装置を構成することが可能になる。

第２図で６１は乗算器および論理演算回路からなる回路
ユニットを示す。第２図で第１図と同じ部番（２，４，
９，１０，１１５，１６，１７，１８）は第１図と同じ
部分を示す。なお、５２は前段のユニットの論理演算回
路の出力、５３はアキュムレータからの出力、６４は論
理演算回路の出力、５５．５６はデータバスを示す。

このユニット６１を（ｎ−１＞個および初段の１ユニツ
トを加えて合計ｎユニットの場合の信号処理装置の例を
第３図に示す。第３図で、１，３゜５．６，７，８，１
１．１２，１３，１４，５１゜５２．５３は第１図およ
び第２図に対応する番号と同じ部分を示す。なお、６１
はデータバス、６２はセグメントメモリーを示し、その
数は第１図の場合を参考にして、２ｎ個必要となる。

この実施例においても、最もデータ遅延が顕著であるｎ
個の乗算器は各々独立に並列に処理されるので、複数の
乗算器がクリティカルバスにはならない０ 発明の効果 このよう忙、この発明によれば、各種のディジタル信号
処理に必要な演算を高速に実行し、且つ。

データ転送に必要なマシンサイクル数を減することによ
り、全体として高速信号処理が可能となる。

【図面の簡単な説明】

第１図、第２図、第３図は本発明のディジタル信号処理
装置の各実施例を示す構成図、第４図は従来のディジタ
ル信号処理装置を示す構成図である０ １．２・・・・・・乗算器、３，４・・・・・・論理演
算回路、６〜１０・・・・・・レジスタ、１１．１２・
・・−・・アキュムレータ、１３〜１９・・・・・・マ
ルチプレクサ、２０〜２３・・・・・・メモリー、２４
〜２７・・・・・・データバス。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 乗算器と、この乗算器の出力が第１の入力となる論理演
   算回路からなる回路ユニットを複数個備え、一回路ユニ
   ットの論理演算回路の出力が次段の回路ユニットの論理
   演算回路の少なくとも第２の入力となるように縦続に接
   続され、最終段の回路ユニットの論理演算回路の出力が
   、アキュムレータを介して、すべての回路ユニットの論
   理演算回路の第２の入力側に印加されるように構成され
   、上記複数の回路ユニットの乗算器および論理演算回路
   によるデータの処理が一マシンサイクルで終了するよう
   にしたことを特徴とするディジタル信号処理装置。