JPH02109125A - 乗算回路 - Google Patents
乗算回路Info
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- JPH02109125A JPH02109125A JP63261914A JP26191488A JPH02109125A JP H02109125 A JPH02109125 A JP H02109125A JP 63261914 A JP63261914 A JP 63261914A JP 26191488 A JP26191488 A JP 26191488A JP H02109125 A JPH02109125 A JP H02109125A
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- 238000004364 calculation method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 4
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
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- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は乗算回路に関し、更に詳述すれば、演算処理を
パイプライン化した乗算回路に関する。
パイプライン化した乗算回路に関する。
第２図は特開昭５８−３１４４９号に開示されている乗
算器の構成を８ピッ；・×８ピッｔ・の二次のブース乗
算器に適用した場合の構成を示すブロック図である。
算器の構成を８ピッ；・×８ピッｔ・の二次のブース乗
算器に適用した場合の構成を示すブロック図である。
第２図において、１は部分積の中間和を計算する第１加
算回路であり、３はこの第１加算回路１の出力を記憶す
るだめの第１記憶回路である。
算回路であり、３はこの第１加算回路１の出力を記憶す
るだめの第１記憶回路である。
また２は第２加算回路であり、第１記憶回路３に記憶さ
れている第１加算Ｐｌ路ｊの出力、即ち中間和出力を入
力として積出力を計算する。この第２加算回路２の積出
力、即ち乗算結果は第２記憶回路４に記憶される。
れている第１加算Ｐｌ路ｊの出力、即ち中間和出力を入
力として積出力を計算する。この第２加算回路２の積出
力、即ち乗算結果は第２記憶回路４に記憶される。
第１加算回路１及び第２加算回路２は複数の加算器にて
構成されているが、図中１１＾はハーフアダ、 ＦＡは
フルアダーである。
構成されているが、図中１１＾はハーフアダ、 ＦＡは
フルアダーである。
このような従来の乗算回路の動作は以■この如くである
。
。
第２図において、ブースのアルゴリズムに従って求めら
れた四つの部分積Ｐ １８ Ｐ １７・・・Ｐｉｏ（但
しｉ ＝０．］、 ２・・・８）を第１加算回路１によ
り足し合わロ゛、部分積の中間和Ｓｊ、 Ｃｊ出力（ｊ
−Ｏ−１４）をｌｐ）るつこのようにして求めらネ１な
中間和出力を第１記憶回路３に一時的に記（Ｑした後、
第２１ＪＩゆ回路２を構成するハーフアダー及びフル−
１′ダー間で逐次１−位桁へ桁１−げ信号Ｃ」を伝播さ
−ａっワ中間イ１１信号Ｓｊを足し合ねり−ご積出力Ｚ
ｋ（ｋ−０〜１５）ヲ求め、第２記（Ｑ回路４ζこ記憶
する。、二のＩΔ出）Ｊ’ｌｋが乗算結果である。
れた四つの部分積Ｐ １８ Ｐ １７・・・Ｐｉｏ（但
しｉ ＝０．］、 ２・・・８）を第１加算回路１によ
り足し合わロ゛、部分積の中間和Ｓｊ、 Ｃｊ出力（ｊ
−Ｏ−１４）をｌｐ）るつこのようにして求めらネ１な
中間和出力を第１記憶回路３に一時的に記（Ｑした後、
第２１ＪＩゆ回路２を構成するハーフアダー及びフル−
１′ダー間で逐次１−位桁へ桁１−げ信号Ｃ」を伝播さ
−ａっワ中間イ１１信号Ｓｊを足し合ねり−ご積出力Ｚ
ｋ（ｋ−０〜１５）ヲ求め、第２記（Ｑ回路４ζこ記憶
する。、二のＩΔ出）Ｊ’ｌｋが乗算結果である。
従ってこのｄ：うな構成２ごおいでは、第）加算ｌｌｊ
路Ｉにて求められた部分積出力を第１記（ｇ回路３に一
旦記憶しておき、これの積出力を第２加：Ｈｌ： ｌ１
１１路２により演算している間に、第１加算回路１に次
の演算を実行させることが可能である。１１１ら、乗算
を第１加算回路１と第２加ｎ回路２との２段でパイプラ
イン処理して演算効率を向上させんとするものである。
路Ｉにて求められた部分積出力を第１記（ｇ回路３に一
旦記憶しておき、これの積出力を第２加：Ｈｌ： ｌ１
１１路２により演算している間に、第１加算回路１に次
の演算を実行させることが可能である。１１１ら、乗算
を第１加算回路１と第２加ｎ回路２との２段でパイプラ
イン処理して演算効率を向上させんとするものである。
部分積の生成演算及び第１加算回路１による演算を以下
、前段の演算と称し、第２加３γ回路２による演神を以
下、後段の演算と称する。
、前段の演算と称し、第２加３γ回路２による演神を以
下、後段の演算と称する。
前段の演算の出力（８号Ｓｊ、Ｃｊに全るイ１τ号伝＋
１！ｉ経路の内で、最長はＳ、５〜Ｓ＋ｏ及びＣ２〜Ｃ
ｏであり、経路上に３個の加ｐ−器（ＩＩＡ、 ＦＡ）
が介在４る。
１！ｉ経路の内で、最長はＳ、５〜Ｓ＋ｏ及びＣ２〜Ｃ
ｏであり、経路上に３個の加ｐ−器（ＩＩＡ、 ＦＡ）
が介在４る。
その他の出力イδ月に至る経路はこれらよりは短く、二
のためイの差、封体的には信号の経路１に存７！する加
算器（ＨＡ、 ＦＡ）に、Ｌる遅延時ｔ；）が牛り、る
。
のためイの差、封体的には信号の経路１に存７！する加
算器（ＨＡ、 ＦＡ）に、Ｌる遅延時ｔ；）が牛り、る
。
方、後段の演Ｉ７の出力＜ｒ＜号１には、下位側からＬ
二（ｌ Ｌ［Ｍへ順に１１月−げしつつ求められるので
、ｋが大きい稈その値が決定４−るのＣ工時間が必要で
ある。
二（ｌ Ｌ［Ｍへ順に１１月−げしつつ求められるので
、ｋが大きい稈その値が決定４−るのＣ工時間が必要で
ある。
従って、後段の演′ｇ＋こ要する時間は第２加算回路２
を構成するハーフマグ−及びフルアダーの数が多い稈、
換言すれば乗算数の指数が大きい程長くなる。
を構成するハーフマグ−及びフルアダーの数が多い稈、
換言すれば乗算数の指数が大きい程長くなる。
このように、ブースのアルゴリズムを利用した乗算回路
においては、前段の演算に要する時間、４：り後段の演
算に要する時間の方が長いため、前段と後段の演算それ
ぞれを１段とする２段のパイプラインにて行う場合には
、その周期が後段の演算に必要な時間に規制されること
になる。
においては、前段の演算に要する時間、４：り後段の演
算に要する時間の方が長いため、前段と後段の演算それ
ぞれを１段とする２段のパイプラインにて行う場合には
、その周期が後段の演算に必要な時間に規制されること
になる。
［発明が解決しようとする課題〕
従来の乗算回路は上述の如く構成されているので、演算
の並列性が低く、このため全体とし“乙の処理時間を短
縮する余地が残されており、また後段の演′ＪＩにおい
て、乗算される数がｎビットｘｌピノ１−であれば最大
で２０−１回の桁−１げ（１ｒ ５； ＜ｊ、幡が生し
て前段における演算より長時間を要するため、２段のバ
イブライン処理を行った場合にはバイブライン処理のサ
イクルが後段の演算時間に規制され、全体としての処理
効率が低下するという問題が生しる。
の並列性が低く、このため全体とし“乙の処理時間を短
縮する余地が残されており、また後段の演′ＪＩにおい
て、乗算される数がｎビットｘｌピノ１−であれば最大
で２０−１回の桁−１げ（１ｒ ５； ＜ｊ、幡が生し
て前段における演算より長時間を要するため、２段のバ
イブライン処理を行った場合にはバイブライン処理のサ
イクルが後段の演算時間に規制され、全体としての処理
効率が低下するという問題が生しる。
本発明はこのような事情に鑑みてなされたものであり、
演算の並列性を向上し、またバイブライン処理を行う場
合の前段と後段との処理に要する時間の差を小さくして
バイブライン処理のサイクルを短縮し得る乗算回路の提
供を目的とする。
演算の並列性を向上し、またバイブライン処理を行う場
合の前段と後段との処理に要する時間の差を小さくして
バイブライン処理のサイクルを短縮し得る乗算回路の提
供を目的とする。
本発明の乗算回路は、部分積の中１７１和は下位桁から
に位桁へ順次求められるごとに着目し２、中間和を下位
桁群と上位桁群とに分割し、先に求まっている中間和の
下位桁群のみの積を求める演算と、中間和の上位桁群を
求める処理とを並列して実１テし、その後」−位の積を
求めるように回路構成している。
に位桁へ順次求められるごとに着目し２、中間和を下位
桁群と上位桁群とに分割し、先に求まっている中間和の
下位桁群のみの積を求める演算と、中間和の上位桁群を
求める処理とを並列して実１テし、その後」−位の積を
求めるように回路構成している。
本発明の乗算回路では、中１ｚ１）和の上位桁群をシＲ
める演算と、既に求められている中間和の上位桁群を対
象とした積を求める演算とが並列処理され、その後、−
１−位の積が求められるので、１１１１段と後段との処
理時間がより均一化される。
める演算と、既に求められている中間和の上位桁群を対
象とした積を求める演算とが並列処理され、その後、−
１−位の積が求められるので、１１１１段と後段との処
理時間がより均一化される。
以−ト、本発明をその実施例を示す図面に基づいて詳述
する。
する。
第１図は本発明に係る乗算回路の構成を示すブロック図
であり、前述の従来例同様、８ビット×８ビットの二次
のブース乗算回路として構成した例を示している。
であり、前述の従来例同様、８ビット×８ビットの二次
のブース乗算回路として構成した例を示している。
第１図において、１は部分積の中間和を計算する第１加
算回路である。この第１加算回路１により求められた部
分積の中間和出力の内の下位６桁は後述する下位桁群用
第２加算回路２ａへ直接与えられ、他の４二位桁は第１
記憶回路３に与えられる。
算回路である。この第１加算回路１により求められた部
分積の中間和出力の内の下位６桁は後述する下位桁群用
第２加算回路２ａへ直接与えられ、他の４二位桁は第１
記憶回路３に与えられる。
第１記（！ＩＩＩ回路３ （ＪＪ’ｉ １７１１１］Ｈ
ｉｉｌｌ Ｉ Ｃりｊｌｉ ノＪ、、 ｆｕｌｌ ’５
＋中間和出力の内し・”） ト’ ４：ｔ、 （ｉ ４
イ■Ｌ２１り（υ月−荀桁の出υ４記憶４る。
ｉｉｌｌ Ｉ Ｃりｊｌｉ ノＪ、、 ｆｕｌｌ ’５
＋中間和出力の内し・”） ト’ ４：ｔ、 （ｉ ４
イ■Ｌ２１り（υ月−荀桁の出υ４記憶４る。
また２、Ｊは積出りの内のト侍ｔ５４ｉ〕を、ｉｔ １
？： ｉるためのＦ位桁ｊ！Ｙ用第２加″Ｊ３： １１
１１路ごあり、第１加１γ回路１により求めらイア、た
中間和出力の内の１・位［ｉ ｔｉｊを入力として積出
力を、ｉ１１γする。この下（ｑ桁群用第２ ｊ＋ｔ’
ｊ￥回路２ａの積出力及びその鼠終の桁−１げ出力ＺＣ
は第１記憶回路３に記憶される。
？： ｉるためのＦ位桁ｊ！Ｙ用第２加″Ｊ３： １１
１１路ごあり、第１加１γ回路１により求めらイア、た
中間和出力の内の１・位［ｉ ｔｉｊを入力として積出
力を、ｉ１１γする。この下（ｑ桁群用第２ ｊ＋ｔ’
ｊ￥回路２ａの積出力及びその鼠終の桁−１げ出力ＺＣ
は第１記憶回路３に記憶される。
２ｂは積出力の内の上イ◇゛桁を、ｊｌ）９：１”るた
めの−１−（９桁群用第２加ｐ回路であり、第１１Ｊ１
１回路１に、Ｌり求められ第１記ｔα回路３！こ記ｊＱ
されている中間和出力の下位６桁以外の一１位術を入力
とし°（積出〕Ｊを、ｉｉ［する。ごの１１位＋ｉｉ群
用第２加算回路２１＋の出力は、ド位桁群用第２７］＋
１１１−回路２ａの出力と同様に第２記位回銘４に記憶
される。
めの−１−（９桁群用第２加ｐ回路であり、第１１Ｊ１
１回路１に、Ｌり求められ第１記ｔα回路３！こ記ｊＱ
されている中間和出力の下位６桁以外の一１位術を入力
とし°（積出〕Ｊを、ｉｉ［する。ごの１１位＋ｉｉ群
用第２加算回路２１＋の出力は、ド位桁群用第２７］＋
１１１−回路２ａの出力と同様に第２記位回銘４に記憶
される。
第■加ｎ、回髭１及び第２加ｎ回諮２は？！ｌ数の加算
器にてｊｌ４成されているが、図中１１ルばハーフアダ
、Ｆ・ルはツルアダー〇ある。
器にてｊｌ４成されているが、図中１１ルばハーフアダ
、Ｆ・ルはツルアダー〇ある。
このような従来の乗：ｔ１９： １ｉｉｌ銘の動１１は
以Ｆの如くである。
以Ｆの如くである。
第１［１４ごおいて、ブースのアルゴリズムに従って求
められた四”つの部分積Ｐ ４８ Ｐ １７・・Ｐｒｏ
（但しｉ 〜０．１．２・・・８）を第１加算回路１に
より足し合ねυ゛、部分積の中間和出力Ｓｊ、 Ｃ４（
ｊ＝ｏ〜１４）を得る。
められた四”つの部分積Ｐ ４８ Ｐ １７・・Ｐｒｏ
（但しｉ 〜０．１．２・・・８）を第１加算回路１に
より足し合ねυ゛、部分積の中間和出力Ｓｊ、 Ｃ４（
ｊ＝ｏ〜１４）を得る。
ごのようにして求められた中間和出力の内、下位〔５桁
の中間和＜Ａ号Ｓ ｏ〜Ｓ５１桁上げ信号０３〜Ｃ＼は
ｒ位桁ｊ！Ｙ用第２加算回路２ａに与えられ、他のに位
桁の中間和Ｓ、、〜Ｓ１１．Ｃ７〜ＣＩ３は第１記憶回
路３に与えられて−・旦記憶される。この際、中間和出
力の下位６桁は他のに位桁よりもｑく求まるので、１位
桁が１算されてその結果が第１記憶ＩＩ！１路３に記憶
されるまでには、下位６桁の積出力Ｚ。・〜Ｚ５及び桁
上げ出力ＺＣもｇｔｔされて第１記憶回路３に記憶され
る。
の中間和＜Ａ号Ｓ ｏ〜Ｓ５１桁上げ信号０３〜Ｃ＼は
ｒ位桁ｊ！Ｙ用第２加算回路２ａに与えられ、他のに位
桁の中間和Ｓ、、〜Ｓ１１．Ｃ７〜ＣＩ３は第１記憶回
路３に与えられて−・旦記憶される。この際、中間和出
力の下位６桁は他のに位桁よりもｑく求まるので、１位
桁が１算されてその結果が第１記憶ＩＩ！１路３に記憶
されるまでには、下位６桁の積出力Ｚ。・〜Ｚ５及び桁
上げ出力ＺＣもｇｔｔされて第１記憶回路３に記憶され
る。
なお、以」二の第１加算回路１での部分積の生成及び下
位桁群用第２加算回路２Ｂでの演算を本発明Ｗ８では前
段の演ｐと称する。この本発明回野の前段の演１γに要
ずろ時間は、第１加ｔγ回路Ｉによる演算の所要時間と
下位桁群用第２加算回路２ａによる演算の所要時間の和
より当然短い。
位桁群用第２加算回路２Ｂでの演算を本発明Ｗ８では前
段の演ｐと称する。この本発明回野の前段の演１γに要
ずろ時間は、第１加ｔγ回路Ｉによる演算の所要時間と
下位桁群用第２加算回路２ａによる演算の所要時間の和
より当然短い。
次に、第１記憶回路３に記憶されているＬ位桁の中間和
出力Ｓ、〜Ｓ１４．Ｃ７〜ＣＩ３及びＦ位桁群用第２加
算回路２ａの最終の桁上げ出力ＺＣがＬ位桁群用第２加
算回路２ｈに与えられて積出力の上位１０桁Ｚ６〜２１
５が求められる。そして、このに位ＩＯ桁の積出力と、
第１記憶回路３に記憶されていた下位桁群用第２加′Ｉ
￥回路２ａの積１１１力２゜〜２゜とは第２記憶回路４
ｔこ記憶される。
出力Ｓ、〜Ｓ１４．Ｃ７〜ＣＩ３及びＦ位桁群用第２加
算回路２ａの最終の桁上げ出力ＺＣがＬ位桁群用第２加
算回路２ｈに与えられて積出力の上位１０桁Ｚ６〜２１
５が求められる。そして、このに位ＩＯ桁の積出力と、
第１記憶回路３に記憶されていた下位桁群用第２加′Ｉ
￥回路２ａの積１１１力２゜〜２゜とは第２記憶回路４
ｔこ記憶される。
なお、以上の１雪立桁ｆｉＹ用第２加算回路２ｂによる
演算を本発明回路では後段の演算と称する。
演算を本発明回路では後段の演算と称する。
この本発明の後段の演算においては、８ビット×８ピン
トの積出力の１６桁の内の上位１０桁分のみの演算が行
われるので、従来の乗算回路に比して後段の演算に要す
る時間が短縮される。換言すれば、ｉ；１段の演算に要
する処理時間と後段の演算に要する処理時間との差がよ
り小さくなるので、全体としての処理時間が短縮され、
またパイプライン処理を行う場合にはその４ノイクルを
短くすることが可能になる。
トの積出力の１６桁の内の上位１０桁分のみの演算が行
われるので、従来の乗算回路に比して後段の演算に要す
る時間が短縮される。換言すれば、ｉ；１段の演算に要
する処理時間と後段の演算に要する処理時間との差がよ
り小さくなるので、全体としての処理時間が短縮され、
またパイプライン処理を行う場合にはその４ノイクルを
短くすることが可能になる。
なお、」二足実施例ではブースのアルゴリズムを利用し
、部分積の中間和を求める加算はキャリセーブ方を用い
ているが、他の手法を利用することも勿論可能である。
、部分積の中間和を求める加算はキャリセーブ方を用い
ているが、他の手法を利用することも勿論可能である。
また上記実施例では８ビット×８ビ、１・の乗算回路に
本発明を通用しているが、これに限るものではなく、更
に中間和出力の分割の位置も限定されるものではない。
本発明を通用しているが、これに限るものではなく、更
に中間和出力の分割の位置も限定されるものではない。
以上に詳述した如く本発明の乗算回路によれば、積出力
を求める最終加算の演算の内、下位桁については部分積
の中間和の上位桁を求める際に並列的に実行するので、
高速処理可能な乗算回路が実現出来る。また、パイプラ
イン処理を実施する場合にもそのサイクルを短縮するこ
とが可能になる。
を求める最終加算の演算の内、下位桁については部分積
の中間和の上位桁を求める際に並列的に実行するので、
高速処理可能な乗算回路が実現出来る。また、パイプラ
イン処理を実施する場合にもそのサイクルを短縮するこ
とが可能になる。
第１図は本発明の乗算回路の構成を示すブロック図、第
２図は従来の乗算回路の構成を示すブロック図である。 ＦＡ・・フルアダー ＨＡ・・・ハーファグー１・・
・第１加算回路 ２ａ・・下位桁群用第２ ｍ ’Ｊ
１回路 ２ト司二位桁群用第２加算回路 ３・・・
第１記憶回路
２図は従来の乗算回路の構成を示すブロック図である。 ＦＡ・・フルアダー ＨＡ・・・ハーファグー１・・
・第１加算回路 ２ａ・・下位桁群用第２ ｍ ’Ｊ
１回路 ２ト司二位桁群用第２加算回路 ３・・・
第１記憶回路
Claims (1)
- 【特許請求の範囲】 １、部分積を加算して中間和を求める第１加算回路と、 該第１加算回路により求められた中間和を 記憶する記憶回路と、 該記憶回路に記憶されている中間和を加算 して積出力を求める第２加算回路とを備えた乗算回路に
おいて、 前記第１加算回路における入力から出力ま での信号経路長の差を縮小すべく、前記第２加算回路の
一部を前記第１加算回路と前記記憶手段との間に配した
ことを特徴とする乗算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261914A JPH0776914B2 (ja) | 1988-10-18 | 1988-10-18 | 乗算回路 |
| DE3909713A DE3909713A1 (de) | 1988-10-18 | 1989-03-23 | Multiplizierschaltung |
| KR1019890014228A KR920006990B1 (ko) | 1988-10-18 | 1989-10-04 | 승산회로 |
| US07/617,440 US5142490A (en) | 1988-10-18 | 1990-11-19 | Multiplication circuit with storing means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261914A JPH0776914B2 (ja) | 1988-10-18 | 1988-10-18 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109125A true JPH02109125A (ja) | 1990-04-20 |
| JPH0776914B2 JPH0776914B2 (ja) | 1995-08-16 |
Family
ID=17368490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261914A Expired - Lifetime JPH0776914B2 (ja) | 1988-10-18 | 1988-10-18 | 乗算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5142490A (ja) |
| JP (1) | JPH0776914B2 (ja) |
| KR (1) | KR920006990B1 (ja) |
| DE (1) | DE3909713A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994012928A1 (en) * | 1992-11-20 | 1994-06-09 | Unisys Corporation | Enhanced fast multiplier |
| US5343417A (en) * | 1992-11-20 | 1994-08-30 | Unisys Corporation | Fast multiplier |
| JP3276444B2 (ja) * | 1993-03-22 | 2002-04-22 | 三菱電機株式会社 | 除算回路 |
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