JPS6222146A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPS6222146A JPS6222146A JP60162541A JP16254185A JPS6222146A JP S6222146 A JPS6222146 A JP S6222146A JP 60162541 A JP60162541 A JP 60162541A JP 16254185 A JP16254185 A JP 16254185A JP S6222146 A JPS6222146 A JP S6222146A
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- Japan
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- partial product
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- column
- adder
- bit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、二進数のデータをオーランドとする並列乗算
器に係り、特に変形ブース（Ｂ−ｏｏｔｈ）のアルゴリ
ズムによる並列乗算器における部分積加算回路に一する
もので、８×８ビツトあるいはそれ以上の大規模な乗算
器を１チツグの集積回路で実現する場合に使用されるも
のである。
器に係り、特に変形ブース（Ｂ−ｏｏｔｈ）のアルゴリ
ズムによる並列乗算器における部分積加算回路に一する
もので、８×８ビツトあるいはそれ以上の大規模な乗算
器を１チツグの集積回路で実現する場合に使用されるも
のである。
従来、二進数の並列乗算を高速に実現するために種々の
方式が提案されてお〕、これらの方式は「日経エレクト
ロニクスＪ１９７８年５月２９日号Ｐ．７６〜８９とか
「コンビ，一部の高速演算方式」堀越監訳、近代科学社
、１９８０年、Ｐ．１ ２ ９〜２１３などに詳述され
ている。
方式が提案されてお〕、これらの方式は「日経エレクト
ロニクスＪ１９７８年５月２９日号Ｐ．７６〜８９とか
「コンビ，一部の高速演算方式」堀越監訳、近代科学社
、１９８０年、Ｐ．１ ２ ９〜２１３などに詳述され
ている。
これらのうちの一方式である変形二次のＢｏｏｔｈのア
ルゴリズムによる並列乗算器は、ｎＸｎピ、トの乗算に
おける部分積の数が号で済み、たとえば８ビツト×８ピ
ツトの乗算器における部分積を加算する回路として従来
は第２図に示すように構成されている。即ち、全加算器
ＦＡ・・・がアレイ状に配置されてお）、各列における
下位２ピツトの全加算器はりツノルキャリ一方式が採用
されておシ、下位列で生成された和出力信号は上位列の
同じ桁に入力すると共に下位列で生成されたキャリー信
号は上位列の１桁上位ピ、トに入力するキャリーセーブ
方式が採用されてお）、最終列はキャリールックアヘッ
ド方式（ＣＬＡ方式１桁上げ先見方式）の加算器１が採
用されている。上記部分積加算回路において、最下位列
〜最上位列のｍ個（本例では４個）の部分積入力Ｘ、％
Ｘ３を加算するためには全加算器列として（ｍ−１）個
あればよく、全加算器列をｍ個使用した構成に比べて高
速化、チ。
ルゴリズムによる並列乗算器は、ｎＸｎピ、トの乗算に
おける部分積の数が号で済み、たとえば８ビツト×８ピ
ツトの乗算器における部分積を加算する回路として従来
は第２図に示すように構成されている。即ち、全加算器
ＦＡ・・・がアレイ状に配置されてお）、各列における
下位２ピツトの全加算器はりツノルキャリ一方式が採用
されておシ、下位列で生成された和出力信号は上位列の
同じ桁に入力すると共に下位列で生成されたキャリー信
号は上位列の１桁上位ピ、トに入力するキャリーセーブ
方式が採用されてお）、最終列はキャリールックアヘッ
ド方式（ＣＬＡ方式１桁上げ先見方式）の加算器１が採
用されている。上記部分積加算回路において、最下位列
〜最上位列のｍ個（本例では４個）の部分積入力Ｘ、％
Ｘ３を加算するためには全加算器列として（ｍ−１）個
あればよく、全加算器列をｍ個使用した構成に比べて高
速化、チ。
グ面積の小型化が可能である。上記部分積入力Ｘ０〜Ｘ
、は、被乗数データＸに対する５種の部分積Ｘ、−Ｘ、
２Ｘ、−２Ｘ、Ｏ（または１）が乗算データＹを所定の
論理式に基いてデコードするデコーダ（図示せず）の出
方にょシ選択回路（図示せず）で択一的に選択したもの
である。図中０印は、個々の選択回路の選択出力（ｘ、
ピット、Ｘｌビ、ト、ｘｌ−、ピット、Ｘｌ−１ヒ”ト
、＠Ｏ＃または＠ｌ”のいずれか１つの出力）である。
、は、被乗数データＸに対する５種の部分積Ｘ、−Ｘ、
２Ｘ、−２Ｘ、Ｏ（または１）が乗算データＹを所定の
論理式に基いてデコードするデコーダ（図示せず）の出
方にょシ選択回路（図示せず）で択一的に選択したもの
である。図中０印は、個々の選択回路の選択出力（ｘ、
ピット、Ｘｌビ、ト、ｘｌ−、ピット、Ｘｌ−１ヒ”ト
、＠Ｏ＃または＠ｌ”のいずれか１つの出力）である。
そして、上記部分積入力（部分積選択出力）Ｘ・〜ｘｌ
と共Ｋ、部分積入力の符号ピ、トの処理のために必要
な１ビツトの付加信号ＳＢが入力するようＫなっており
、負の部分積入力（−Ｘまたは一２Ｘ）の選択時には正
の部分積（Ｘｔたは２Ｘ）の各ピットを反転させた部分
積入力の最下位ビ、 ） （ＬＳＢ ）に「２の補数」
生成用の信号ＣＢ・〜Ｃｌ、（いずれも「ｌ」）が加え
られるよう罠なっている。この場合、ＣＢｏ以外の「２
の補数」生成用信号ＣＢ、〜ｃＢｓは、負符号の部分積
入力が入力する列よシ１つ上位の列における上記部分積
入力の最下位ビ。
と共Ｋ、部分積入力の符号ピ、トの処理のために必要
な１ビツトの付加信号ＳＢが入力するようＫなっており
、負の部分積入力（−Ｘまたは一２Ｘ）の選択時には正
の部分積（Ｘｔたは２Ｘ）の各ピットを反転させた部分
積入力の最下位ビ、 ） （ＬＳＢ ）に「２の補数」
生成用の信号ＣＢ・〜Ｃｌ、（いずれも「ｌ」）が加え
られるよう罠なっている。この場合、ＣＢｏ以外の「２
の補数」生成用信号ＣＢ、〜ｃＢｓは、負符号の部分積
入力が入力する列よシ１つ上位の列における上記部分積
入力の最下位ビ。
トに相当するピット位置の全加算器に入力する（上位列
がＣＬＡ方式加算器１である場合にはそのキャリー入力
端Ｃ１ｎに入力する）ようになっている。
がＣＬＡ方式加算器１である場合にはそのキャリー入力
端Ｃ１ｎに入力する）ようになっている。
ところで、上記従来の部分積加算回路においては、全加
算器アレイの各列の下位２ピット分はリップルキャリ一
方式にょシキャリー信号が伝−されるので、乗算時間が
増大するという欠点があった。これを避けるため、各列
の下位２ピツトの加算をＣＬＡ方式で行なうものとすれ
ば、回路のハードウェア量が増大し、集積回路化に際し
て全加算器アレイにおける回路パターンの規則性が低く
なシ、設計コストが高くなる。また、各列ともキャリー
セーブ方式を採用するものとすれば、最終列のＣＬＡ方
式加算器１としてビット数を下位２ビット分増やす必要
が生じるので、そのキャリー人カ端Ｃ１ｎＫｒ２の補数
」生成用信号Ｃ１３を入力するためのパターンレイアウ
トが困難になる。
算器アレイの各列の下位２ピット分はリップルキャリ一
方式にょシキャリー信号が伝−されるので、乗算時間が
増大するという欠点があった。これを避けるため、各列
の下位２ピツトの加算をＣＬＡ方式で行なうものとすれ
ば、回路のハードウェア量が増大し、集積回路化に際し
て全加算器アレイにおける回路パターンの規則性が低く
なシ、設計コストが高くなる。また、各列ともキャリー
セーブ方式を採用するものとすれば、最終列のＣＬＡ方
式加算器１としてビット数を下位２ビット分増やす必要
が生じるので、そのキャリー人カ端Ｃ１ｎＫｒ２の補数
」生成用信号Ｃ１３を入力するためのパターンレイアウ
トが困難になる。
本発明は上記の事情に鑑みてなされたもので、部分積加
算回路の回路・リーンの規則性が高くて・ぐターン設計
が容易にな）、乗算速度の高速化を図）得る変形Ｂｅｅ 並列乗算器を提供するものである。
算回路の回路・リーンの規則性が高くて・ぐターン設計
が容易にな）、乗算速度の高速化を図）得る変形Ｂｅｅ 並列乗算器を提供するものである。
即ち、本発明は、変形Ｂｏｏｔｈのアルゴリズムによる
並列乗算器において、それぞれ部分積選択出力が入力す
る各列加算器をキャリーセーブ方式により構成し、上記
部分積選択出方が負の部分積である場合にその最下位ピ
ットに加えるべき「２の補数」生成用信号を、最下位列
加算器における上記質の部分積選択出力の最下位ビット
に相当するピット位置に入力するように構成してなるこ
とを特徴とするものである。
並列乗算器において、それぞれ部分積選択出力が入力す
る各列加算器をキャリーセーブ方式により構成し、上記
部分積選択出方が負の部分積である場合にその最下位ピ
ットに加えるべき「２の補数」生成用信号を、最下位列
加算器における上記質の部分積選択出力の最下位ビット
に相当するピット位置に入力するように構成してなるこ
とを特徴とするものである。
これによって部分積加算動作の高速化による乗算動作の
高速化が可能になシ、各列加算器を構成する全加算器の
アレイは集積回路化に際して回路・９ターンの規則性が
高くなシ、・臂ターン設計が容易になる。
高速化が可能になシ、各列加算器を構成する全加算器の
アレイは集積回路化に際して回路・９ターンの規則性が
高くなシ、・臂ターン設計が容易になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は変形二次のＢｏｏｔｈのアルコ９リズムによる
。たとえば８ビ、トス８ビツトの並列乗算器における部
分積加算回路を示している。即ち、３人力２出力の全加
算器ＦＡ・・・がアレイ状に配置されておシ、この全加
算器アレイの各列はりツ！ルキャリ一方式が採用される
ことなく、下位列で生成されたキャリー信号が上位列の
１桁上位ビ、トに入力するキャリーセーブ方式が採用さ
れておシ、最終列にはＣＬＡ方式加算器１ノが用いられ
ている。そして、１列目（最下位列）の全加算器ＦＡ・
・・には、最下位ビットから所定の上位ピッ）１で第１
の部分積入力Ｘｏが入力し、３ピ、ト自から所定の上位
ビットまで第２の部分積入力Ｘ１が入力する。２列目の
全加算器ＦＡ・・・には、最下位ビットから所定の上位
ビ、トまで前記１列目の全加算器ＦＡ・・・からのキャ
リー信号、和出力信号が入力し、４ビツト目から所定の
上位ピッ）１で第３の部分積入力Ｘ１が入力する。３列
目の全加算器Ｆ’Ａ・・・には、最下位ビットから所定
の上位ビットまで前記２列目の全加算器ＦＡ・・・から
の中ヤリー信号、和出力信号が入力し、５ビ、ト目から
所定の上位ビットまで第４の部分積入力Ｘ３が入力する
。
。たとえば８ビ、トス８ビツトの並列乗算器における部
分積加算回路を示している。即ち、３人力２出力の全加
算器ＦＡ・・・がアレイ状に配置されておシ、この全加
算器アレイの各列はりツ！ルキャリ一方式が採用される
ことなく、下位列で生成されたキャリー信号が上位列の
１桁上位ビ、トに入力するキャリーセーブ方式が採用さ
れておシ、最終列にはＣＬＡ方式加算器１ノが用いられ
ている。そして、１列目（最下位列）の全加算器ＦＡ・
・・には、最下位ビットから所定の上位ピッ）１で第１
の部分積入力Ｘｏが入力し、３ピ、ト自から所定の上位
ビットまで第２の部分積入力Ｘ１が入力する。２列目の
全加算器ＦＡ・・・には、最下位ビットから所定の上位
ビ、トまで前記１列目の全加算器ＦＡ・・・からのキャ
リー信号、和出力信号が入力し、４ビツト目から所定の
上位ピッ）１で第３の部分積入力Ｘ１が入力する。３列
目の全加算器Ｆ’Ａ・・・には、最下位ビットから所定
の上位ビットまで前記２列目の全加算器ＦＡ・・・から
の中ヤリー信号、和出力信号が入力し、５ビ、ト目から
所定の上位ビットまで第４の部分積入力Ｘ３が入力する
。
ＣＬＡ方式加算器１ノには、上記３列目の全加算器ＦＡ
・・・のキャリー信号、和出力信号が入力する。上記各
部分積入力ＸＯ％Ｘ３は、被乗数データＸＫ対する５種
の部分積Ｘ、−Ｘ、２Ｘ。
・・・のキャリー信号、和出力信号が入力する。上記各
部分積入力ＸＯ％Ｘ３は、被乗数データＸＫ対する５種
の部分積Ｘ、−Ｘ、２Ｘ。
−２Ｘ、０ （ｔたはｌ ）７５１乗数ｆ−−ｆｉＹｔ
所定の論理式に基いてデコードするデコーダ（図示せず
）の出力によル選択回路（図示せず）で択一的に選択し
たものである。そして、上記部分積入力（部分積選択出
力）Ｘｏ＝Ｘｓ と共に、部分積入力の符号ビットの処
理のために必要な１ピツトの付加信号ＳＢが入力するよ
うになってお〕、負の部分積入力（−Ｘまたは−２Ｘ
、）の選択時には正の部分積（Ｘまたは２Ｘ）の各ビッ
トを反転させた部分積入力の最下位ビットＫｊ−２の補
数」生成用信号ＣＢ、−ＣＢ、が加えられるようになり
てい゛る。この場合、部分積入力Ｘ６〜Ｘ３に各対応す
る「２の補数」生成用信号ＣＢ、％ＣＢ、は、全て１列
目の全加算器Ｆ Ａ −・・のうち上記部分積入力Ｘ、
）−ＸＳの最下位ビットに相当するビット位置に加えら
れるようになっている。即ち、１列目の全加算器ＦＡ・
−において、最下位ビットに第１′の部分積入力Ｘｏに
対する「２の補数」生成用信号ＣＢ、が入力し、３ビツ
ト目に＊２の部分積入力ＸｓＫ対する「２の補数」生成
用信号ＣＢＩが入力し、５ビツト目に第３の部分積入力
Ｘ５ｌｆＣ対する「２の補数」生成用信号ＣＢ、が入力
し、７ビ、ト目に第４の部分積入力Ｘｓに対する「２の
補数」生成用信号ＣＢ３が入力する。
所定の論理式に基いてデコードするデコーダ（図示せず
）の出力によル選択回路（図示せず）で択一的に選択し
たものである。そして、上記部分積入力（部分積選択出
力）Ｘｏ＝Ｘｓ と共に、部分積入力の符号ビットの処
理のために必要な１ピツトの付加信号ＳＢが入力するよ
うになってお〕、負の部分積入力（−Ｘまたは−２Ｘ
、）の選択時には正の部分積（Ｘまたは２Ｘ）の各ビッ
トを反転させた部分積入力の最下位ビットＫｊ−２の補
数」生成用信号ＣＢ、−ＣＢ、が加えられるようになり
てい゛る。この場合、部分積入力Ｘ６〜Ｘ３に各対応す
る「２の補数」生成用信号ＣＢ、％ＣＢ、は、全て１列
目の全加算器Ｆ Ａ −・・のうち上記部分積入力Ｘ、
）−ＸＳの最下位ビットに相当するビット位置に加えら
れるようになっている。即ち、１列目の全加算器ＦＡ・
−において、最下位ビットに第１′の部分積入力Ｘｏに
対する「２の補数」生成用信号ＣＢ、が入力し、３ビツ
ト目に＊２の部分積入力ＸｓＫ対する「２の補数」生成
用信号ＣＢＩが入力し、５ビツト目に第３の部分積入力
Ｘ５ｌｆＣ対する「２の補数」生成用信号ＣＢ、が入力
し、７ビ、ト目に第４の部分積入力Ｘｓに対する「２の
補数」生成用信号ＣＢ３が入力する。
上記部分積加算回路においては、「２の補数」生成用信
号ＣＢ、−ｗｃＢ、が１列目の全加算器ＦＡ・・・のう
ち対応する部分積入力Ｘｏ−％−ｘｓの最下位ビットに
相当するビット位置に加えられるのでＪ加算結果として
従来例と同様（所要の部分積加算出力が得られる。この
場合、全加算器アレイの各列と−もリップルキャリ一方
式によらずキャ゛リーセーブ方式による加算が行なわれ
るので、高速の一算動作が行なわれることになる。また
、「ソ補数」生成用信号０Ｂ・〜Ｃ８・を全加算器アレ
イの１列・目に入力し、各列をキャリー七−プ方式の回
路で構成したので、集積回路化に際して回路・中ターン
の規則性が高くなシ、・中ターン設計が容易になる。
号ＣＢ、−ｗｃＢ、が１列目の全加算器ＦＡ・・・のう
ち対応する部分積入力Ｘｏ−％−ｘｓの最下位ビットに
相当するビット位置に加えられるのでＪ加算結果として
従来例と同様（所要の部分積加算出力が得られる。この
場合、全加算器アレイの各列と−もリップルキャリ一方
式によらずキャ゛リーセーブ方式による加算が行なわれ
るので、高速の一算動作が行なわれることになる。また
、「ソ補数」生成用信号０Ｂ・〜Ｃ８・を全加算器アレ
イの１列・目に入力し、各列をキャリー七−プ方式の回
路で構成したので、集積回路化に際して回路・中ターン
の規則性が高くなシ、・中ターン設計が容易になる。
なお、上記全加算器アレイのうち半加算器で代替し得る
一部の全加算器（たとえば図中＊印を付したもの）Ｋつ
いては、半加算器ＨＡに置き換えてもよい。
一部の全加算器（たとえば図中＊印を付したもの）Ｋつ
いては、半加算器ＨＡに置き換えてもよい。
上述したように本発明によれば、部分積加算回路の″回
路ノ４ターンの規則性が高くて・９ターン設計が容易に
な）、乗算速度の高速死金図る辷とができ、１チツグの
集積回路化に適した変形Ｂｏｏｔｈのアルゴリズムによ
る並列乗算器を実現することができる。
路ノ４ターンの規則性が高くて・９ターン設計が容易に
な）、乗算速度の高速死金図る辷とができ、１チツグの
集積回路化に適した変形Ｂｏｏｔｈのアルゴリズムによ
る並列乗算器を実現することができる。
第１図は本発明の並列乗算器の一実施例の要部を示すブ
ロック図、第２図は従来の並列乗算器の一部を示すブロ
ック図である。 ＦＡ・・・全加算器、ＨＡ・・・半加算器、Ｘ０〜Ｘ。 ・・・部分積選択出力、ｃｕ、−ｃｎ、・・・「２の補
数」生成用信号。
ロック図、第２図は従来の並列乗算器の一部を示すブロ
ック図である。 ＦＡ・・・全加算器、ＨＡ・・・半加算器、Ｘ０〜Ｘ。 ・・・部分積選択出力、ｃｕ、−ｃｎ、・・・「２の補
数」生成用信号。
Claims (4)
- （１）変形ブース（Ｂｏｏｔｈ）のアルゴリズムによる
並列乗算器において、それぞれ部分積選択出力が入力す
る各列加算器をキャリーセーブ方式により構成し、上記
部分積選択出力が負の部分積である場合にその最下位ビ
ットに加えるべき「２の補数」生成用信号を、最下位列
加算器における上記負の部分積選択出力の最下位ビット
に相当するビット位置に入力するように構成してなるこ
とを特徴とする並列乗算器。 - （２）前記各列加算器を構成する複数の全加算器はアレ
イ状に規則的に配置されてなることを特徴とする前記特
許請求の範囲第１項記載の並列乗算器。 - （３）前記複数の全加算器は、一部が半加算器により置
き換えられることを特徴とする前記特許請求の範囲第２
項記載の並列乗算器。 - （４）最終段の加算器としてキャリールックアヘッド方
式加算器が用いられてなることを特徴とする前記特許請
求の範囲第１項記載の並列乗算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162541A JPS6222146A (ja) | 1985-07-23 | 1985-07-23 | 並列乗算器 |
| EP86110067A EP0210579B1 (en) | 1985-07-23 | 1986-07-22 | Parallel multiplicator |
| US06/888,080 US4791601A (en) | 1985-07-23 | 1986-07-22 | Parallel multiplier with a modified booth algorithm |
| DE8686110067T DE3686681T2 (de) | 1985-07-23 | 1986-07-22 | Parallelmultiplizierer. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162541A JPS6222146A (ja) | 1985-07-23 | 1985-07-23 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6222146A true JPS6222146A (ja) | 1987-01-30 |
| JPH0456339B2 JPH0456339B2 (ja) | 1992-09-08 |
Family
ID=15756565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162541A Granted JPS6222146A (ja) | 1985-07-23 | 1985-07-23 | 並列乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4791601A (ja) |
| EP (1) | EP0210579B1 (ja) |
| JP (1) | JPS6222146A (ja) |
| DE (1) | DE3686681T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298525A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 加算装置 |
| JPS6453228A (en) * | 1987-08-24 | 1989-03-01 | Mitsubishi Electric Corp | Logic circuit for multiplier |
| JPH01260533A (ja) * | 1988-04-12 | 1989-10-17 | Nec Corp | 算術演算回路 |
| US5477479A (en) * | 1993-03-08 | 1995-12-19 | Nkk Corporation | Multiplying system having multi-stages for processing a digital signal based on the Booth's algorithm |
| KR960042334A (ko) * | 1995-05-15 | 1996-12-21 | 김주용 | 병렬 독립 다중비트 가산기 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153847A (en) * | 1986-06-27 | 1992-10-06 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed digit representation of internal operands |
| US5206825A (en) * | 1987-05-27 | 1993-04-27 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed-digit representation of external operands |
| KR920003908B1 (ko) * | 1987-11-19 | 1992-05-18 | 미쓰비시뎅끼 가부시끼가이샤 | 승산기(乘算器) |
| JPH0776914B2 (ja) * | 1988-10-18 | 1995-08-16 | 三菱電機株式会社 | 乗算回路 |
| US5038315A (en) * | 1989-05-15 | 1991-08-06 | At&T Bell Laboratories | Multiplier circuit |
| US5262976A (en) * | 1989-11-13 | 1993-11-16 | Harris Corporation | Plural-bit recoding multiplier |
| US5412591A (en) * | 1990-08-09 | 1995-05-02 | Vlsi Technology, Inc. | Schematic compiler for a multi-format high speed multiplier |
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