JPH0375903B2 - - Google Patents
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- Publication number
- JPH0375903B2 JPH0375903B2 JP57169114A JP16911482A JPH0375903B2 JP H0375903 B2 JPH0375903 B2 JP H0375903B2 JP 57169114 A JP57169114 A JP 57169114A JP 16911482 A JP16911482 A JP 16911482A JP H0375903 B2 JPH0375903 B2 JP H0375903B2
- Authority
- JP
- Japan
- Prior art keywords
- addition
- bit
- digit
- stages
- partial products
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003491 array Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 241000030538 Thecla Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 210000003813 thumb Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、乗数と被乗数の各ビツト同士をかけ
た部分積を生成して加算する単位回路を規則的に
配列し、これら単位回路により各桁ごとに部分積
を加算する高速乗算装置に関する。
た部分積を生成して加算する単位回路を規則的に
配列し、これら単位回路により各桁ごとに部分積
を加算する高速乗算装置に関する。
多ビツトデジタルデータの乗算は、原理的には
被乗数に乗数を各ビツトのLSB（最下位ビツト）
から順次掛けて、桁をシフトして加算を行なうこ
との繰り返しであるが、演算回数が膨大であるた
めこれらの演算を直列におこなつたのでは演算時
間が非常に長くかかる。したがつて、被乗数と乗
数を並列に掛ける並列乗算方式により高速化を図
つている。しかし、ビツト同士の乗算結果である
部分積の加算演算には依然として無視できない時
間がかかるため、加算演算の回数をいかに減らす
かが問題である。加算演算の回数を減らすべく工
夫したのがWallaceのトリーである（C.S.
Wallace、“Ａ Suggestion for ａ Fast
Multiplier”、IEEE Trans.on Electric
Compnters、vol EC−13、No.１、pp14−17、
Febrnary、1964）。このWallaceのトリーによれ
ばたしかに加算演算の回数を減らすことができる
が、必要な配線が複雑であるので、実際に集積回
路化した場合にはかえつて配線による遅延により
演算時間が長くかかつてしまうという問題があつ
た。特にMOS半導体においては配線による信号
遅延が大きく問題となつていた。
被乗数に乗数を各ビツトのLSB（最下位ビツト）
から順次掛けて、桁をシフトして加算を行なうこ
との繰り返しであるが、演算回数が膨大であるた
めこれらの演算を直列におこなつたのでは演算時
間が非常に長くかかる。したがつて、被乗数と乗
数を並列に掛ける並列乗算方式により高速化を図
つている。しかし、ビツト同士の乗算結果である
部分積の加算演算には依然として無視できない時
間がかかるため、加算演算の回数をいかに減らす
かが問題である。加算演算の回数を減らすべく工
夫したのがWallaceのトリーである（C.S.
Wallace、“Ａ Suggestion for ａ Fast
Multiplier”、IEEE Trans.on Electric
Compnters、vol EC−13、No.１、pp14−17、
Febrnary、1964）。このWallaceのトリーによれ
ばたしかに加算演算の回数を減らすことができる
が、必要な配線が複雑であるので、実際に集積回
路化した場合にはかえつて配線による遅延により
演算時間が長くかかつてしまうという問題があつ
た。特にMOS半導体においては配線による信号
遅延が大きく問題となつていた。
一方、乗算回路を集積化するためには、複数の
単位回路を規則的に配列した構成のいわゆるアレ
イ方式が有効である。従来、このアレイ方式のひ
とつとして第１図に示すようなキヤリーセーブ法
が知られている。実線はサム信号、破線はキヤリ
ー信号をあらわす。この方法は被乗数Ｘ（xoxo-1、
…xi+1xi…x2x1）と乗数Ｙ（yoyo-1…yi+1yi…x2x1）
の各ビツト入力信号の交点に部分積演算回路と加
算器による単位回路UCを設け、同じ段の単位回
路間ではキヤリー信号が伝搬しないようにした方
法である。しかしながらこのキヤリーセーブ法で
は最終段に到達するまでに、加算信号はこれら単
位回路の段数だけ経なければならず、長い演算時
間を必要としていた。
単位回路を規則的に配列した構成のいわゆるアレ
イ方式が有効である。従来、このアレイ方式のひ
とつとして第１図に示すようなキヤリーセーブ法
が知られている。実線はサム信号、破線はキヤリ
ー信号をあらわす。この方法は被乗数Ｘ（xoxo-1、
…xi+1xi…x2x1）と乗数Ｙ（yoyo-1…yi+1yi…x2x1）
の各ビツト入力信号の交点に部分積演算回路と加
算器による単位回路UCを設け、同じ段の単位回
路間ではキヤリー信号が伝搬しないようにした方
法である。しかしながらこのキヤリーセーブ法で
は最終段に到達するまでに、加算信号はこれら単
位回路の段数だけ経なければならず、長い演算時
間を必要としていた。
〔発明の目的〕
本発明は上記事情を考慮してなされたもので、
集積化が容易な構成で、加算段数を減らして高速
乗算できる高速乗算装置を提供することを目的と
する。
集積化が容易な構成で、加算段数を減らして高速
乗算できる高速乗算装置を提供することを目的と
する。
この目的を達成するために、桁内の各部分積を
加算する単位回路群を予め定められた複数の単位
回路列に分け、これら複数の単位回路列で前記桁
内の部分積を並列加算して各桁の加算段数を減ら
したことを特徴とする。
加算する単位回路群を予め定められた複数の単位
回路列に分け、これら複数の単位回路列で前記桁
内の部分積を並列加算して各桁の加算段数を減ら
したことを特徴とする。
本発明の一実施例による高速乗算装置の構成を
第２図に示す。マトリツクス状の単位回路UCを
奇数段と偶数段とに分けて考える。奇数段の単位
回路UCから出力されるサム信号Ｓとキヤリー信
号Ｃを次の奇数段の単位回路UCに入力し、同様
に偶数段の単位回路UCの出力を次の偶数段の単
位回路UCに入力するように接続する。そして奇
数段と偶数段の加算結果を別の加算器（図示せ
ず）で加算して、最終的な加算結果を得る。
第２図に示す。マトリツクス状の単位回路UCを
奇数段と偶数段とに分けて考える。奇数段の単位
回路UCから出力されるサム信号Ｓとキヤリー信
号Ｃを次の奇数段の単位回路UCに入力し、同様
に偶数段の単位回路UCの出力を次の偶数段の単
位回路UCに入力するように接続する。そして奇
数段と偶数段の加算結果を別の加算器（図示せ
ず）で加算して、最終的な加算結果を得る。
更にこの高速乗算装置を累積加算機能付16ビツ
ト×16ビツトの乗算装置として具体的に説明す
る。まず２進数の２の補数表示による乗算を第３
図を用いて説明する。被乗数をＸ、乗数をＹとす
ると積Ｐは、 Ｐ＝Ｘ・Ｙ である。ここでＸ、Ｙは、 Ｘ＝−xS・2n-1＋o-1 〓i=1 xi・2i-1＝−xS・2n-1＋X* Ｙ＝−yS・2n-1＋o-1 〓i=1 yi・2i-1＝−yS・2n-1＋Y* と表わすことができる。よつてＰは、 Ｐ＝X*・Y*−xS・Y*・2n-1−yS・X*・2n-1＋xS・yS22
n-2＝（xS・yS−xS−yS）22n-2 ＋X*・Y*＋xS・*2n-1＋yS・*・2n-1＋xS・2n-1
＋yS・2n-1 となる。ここで*，*はそれぞれX*，Y*の各
ビツトを反転させたものである。また16ビツトで
あるから、ｎ＝16である。そして累積加算機能付
であり、第15ビツト目での丸め機能を有するもの
とすると、乗算結果Ｒは、 Ｒ＝Ｐ＋215＋n 〓i=1 ri2i-1 となる。したがつて第３図からわかるように、最
も加算段数の多い15ビツト目では、加算すべき要
素は20となる。
ト×16ビツトの乗算装置として具体的に説明す
る。まず２進数の２の補数表示による乗算を第３
図を用いて説明する。被乗数をＸ、乗数をＹとす
ると積Ｐは、 Ｐ＝Ｘ・Ｙ である。ここでＸ、Ｙは、 Ｘ＝−xS・2n-1＋o-1 〓i=1 xi・2i-1＝−xS・2n-1＋X* Ｙ＝−yS・2n-1＋o-1 〓i=1 yi・2i-1＝−yS・2n-1＋Y* と表わすことができる。よつてＰは、 Ｐ＝X*・Y*−xS・Y*・2n-1−yS・X*・2n-1＋xS・yS22
n-2＝（xS・yS−xS−yS）22n-2 ＋X*・Y*＋xS・*2n-1＋yS・*・2n-1＋xS・2n-1
＋yS・2n-1 となる。ここで*，*はそれぞれX*，Y*の各
ビツトを反転させたものである。また16ビツトで
あるから、ｎ＝16である。そして累積加算機能付
であり、第15ビツト目での丸め機能を有するもの
とすると、乗算結果Ｒは、 Ｒ＝Ｐ＋215＋n 〓i=1 ri2i-1 となる。したがつて第３図からわかるように、最
も加算段数の多い15ビツト目では、加算すべき要
素は20となる。
この15ビツト目の加算経路を示したのが第４図
である。偶数段と奇数段を２つに分けて並列して
加算するよう各単位回路UCのサム信号Ｓが接続
されており、奇数段と偶数段の加算結果の加算段
を考慮しても最長９段ですむ。第５図に示す従来
の加算経路によれば18段必要であり、、実に半分
の加算段数で同様な演算が可能である。なお
CLA回路は最終段のキヤリー信号を上位の桁に
高速に送るための高速桁上げ回路である。15ビツ
ト目以外の各桁についても同様に単位回路を２つ
に分けて並列加算する。
である。偶数段と奇数段を２つに分けて並列して
加算するよう各単位回路UCのサム信号Ｓが接続
されており、奇数段と偶数段の加算結果の加算段
を考慮しても最長９段ですむ。第５図に示す従来
の加算経路によれば18段必要であり、、実に半分
の加算段数で同様な演算が可能である。なお
CLA回路は最終段のキヤリー信号を上位の桁に
高速に送るための高速桁上げ回路である。15ビツ
ト目以外の各桁についても同様に単位回路を２つ
に分けて並列加算する。
このように本実施例によれば、集積化に適した
配列のままで配線を変更するだけで、従来より約
半分の演算時間で乗算できる。
配列のままで配線を変更するだけで、従来より約
半分の演算時間で乗算できる。
先の実施例では累積加算機能付16ビツト×16ビ
ツトの乗算についての装置であつたが、一般のｎ
ビツト×ｍビツトの乗算に適用できることはもち
ろんである。
ツトの乗算についての装置であつたが、一般のｎ
ビツト×ｍビツトの乗算に適用できることはもち
ろんである。
また多ビツト乗算装置、例えば32ビツト×32ビ
ツトの乗算の場合には、２つの並列な加算経路で
なく３つ以上の加算経路を設けるようにすれば更
に高速化が図れる。
ツトの乗算の場合には、２つの並列な加算経路で
なく３つ以上の加算経路を設けるようにすれば更
に高速化が図れる。
なお、加算すべき要素の数は、真中の桁が最大
で、より上位の桁より下位の桁になるほど少なく
なる。したがつて上位または下位の桁においては
必ずしも並列に加算すべく配線する必要はない。
例えば16ビツト×16ビツトの乗算装置において、
直列に加算しても加算段数が９段以下の桁につい
ては直列加算すべく配線してよい。15ビツト目で
は並列加算しても９段の加算段数が必要だからで
ある。また、多ビツト乗算装置において、各桁ご
とに並列加算経路の数を変えて構成してもよい。
で、より上位の桁より下位の桁になるほど少なく
なる。したがつて上位または下位の桁においては
必ずしも並列に加算すべく配線する必要はない。
例えば16ビツト×16ビツトの乗算装置において、
直列に加算しても加算段数が９段以下の桁につい
ては直列加算すべく配線してよい。15ビツト目で
は並列加算しても９段の加算段数が必要だからで
ある。また、多ビツト乗算装置において、各桁ご
とに並列加算経路の数を変えて構成してもよい。
以上の通り、本発明によれば、単位回路の配列
を集積化に適したアレイ方式のままで、簡単な配
線により加算段数を減らすことができ、高速演算
が可能である。また配線も規則的であるため、回
路設計、パターン設計も簡単であり、乗数または
被乗数のビツト数が変化しても容易に対処するこ
とができる。
を集積化に適したアレイ方式のままで、簡単な配
線により加算段数を減らすことができ、高速演算
が可能である。また配線も規則的であるため、回
路設計、パターン設計も簡単であり、乗数または
被乗数のビツト数が変化しても容易に対処するこ
とができる。
第１図は従来の高速乗算装置の単位回路間の接
続関係を示すブロツク図、第２図は本発明の一実
施例による高速乗算装置の単位回路間の接続関係
を示すブロツク図、第３図は同装置の乗算原理を
示す説明図、第４図は同装置の加算経路を示すブ
ロツク図、第５図は従来の高速乗算装置の加算経
路を示すブロツク図である。 UC……単位回路、Ｓ……サム信号、Ｃ……キ
ヤリー信号、Ｘ……被乗数、Ｙ……乗数。
続関係を示すブロツク図、第２図は本発明の一実
施例による高速乗算装置の単位回路間の接続関係
を示すブロツク図、第３図は同装置の乗算原理を
示す説明図、第４図は同装置の加算経路を示すブ
ロツク図、第５図は従来の高速乗算装置の加算経
路を示すブロツク図である。 UC……単位回路、Ｓ……サム信号、Ｃ……キ
ヤリー信号、Ｘ……被乗数、Ｙ……乗数。
Claims (1)
- 【特許請求の範囲】 １ 乗数と被乗数の各ビツト同士をかけた部分積
を生成して加算する単位回路を規則的に配列し、
これら単位回路により各桁ごとに部分積を加算す
る高速乗算装置において、 桁内の部分積を加算する単位回路群を予め定め
られた複数の単位回路列に分け、これら複数の単
位回路列で前記桁内部分積を並列加算することに
より、各桁の加算段数を減らしたことを特徴とす
る高速乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169114A JPS5958543A (ja) | 1982-09-28 | 1982-09-28 | 高速乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169114A JPS5958543A (ja) | 1982-09-28 | 1982-09-28 | 高速乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958543A JPS5958543A (ja) | 1984-04-04 |
| JPH0375903B2 true JPH0375903B2 (ja) | 1991-12-03 |
Family
ID=15880555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169114A Granted JPS5958543A (ja) | 1982-09-28 | 1982-09-28 | 高速乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958543A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142627A (ja) * | 1989-10-24 | 1991-06-18 | Bipolar Integrated Technol Inc | 集積浮動小数点乗算器アーキテクチャ |
-
1982
- 1982-09-28 JP JP57169114A patent/JPS5958543A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5958543A (ja) | 1984-04-04 |
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