JPS5958543A - 高速乗算装置 - Google Patents
高速乗算装置Info
- Publication number
- JPS5958543A JPS5958543A JP57169114A JP16911482A JPS5958543A JP S5958543 A JPS5958543 A JP S5958543A JP 57169114 A JP57169114 A JP 57169114A JP 16911482 A JP16911482 A JP 16911482A JP S5958543 A JPS5958543 A JP S5958543A
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- JP
- Japan
- Prior art keywords
- stages
- addition
- numbered
- unit circuits
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、乗数と被乗数の各ビット同士をかけた部分積
を生成して加算する単位回路を規則的に配列し、これら
単位回路により各桁ごとに部分積を加算する高速乗算装
置に関する。
を生成して加算する単位回路を規則的に配列し、これら
単位回路により各桁ごとに部分積を加算する高速乗算装
置に関する。
多ピントデジタルデータの乗算は、原理的には被乗数に
乗数を各ピットのＬＳＢ（最下位ビット）から順次掛け
て、桁をシフトして加算を行なうことの繰り返しである
が、演算回数が膨大であるためこれらの演算を直列にお
こなったのでは演算時間が非常に長くかかる。したがっ
て、被乗数と乗数を並列に掛ける並列乗算方式により高
速化を図っている。しかし、ビット同士の乗算結果であ
る部分積の加算演算には依然として無視できない時間が
かかるため、加算演算の回数暑いかに減らすかが問題で
ある。加算演算の回数を減らすべく工夫したのがＷａ
ｌ ｌ ａｃｅのトリーである（ Ｃ，Ｓ 、 Ｗａｌ
ｌａｃｅ。
乗数を各ピットのＬＳＢ（最下位ビット）から順次掛け
て、桁をシフトして加算を行なうことの繰り返しである
が、演算回数が膨大であるためこれらの演算を直列にお
こなったのでは演算時間が非常に長くかかる。したがっ
て、被乗数と乗数を並列に掛ける並列乗算方式により高
速化を図っている。しかし、ビット同士の乗算結果であ
る部分積の加算演算には依然として無視できない時間が
かかるため、加算演算の回数暑いかに減らすかが問題で
ある。加算演算の回数を減らすべく工夫したのがＷａ
ｌ ｌ ａｃｅのトリーである（ Ｃ，Ｓ 、 Ｗａｌ
ｌａｃｅ。
Ａ Ｓｕｇｇｅｓｔｉｏｎ ｆｏｒ ａ Ｆａｓｔ Ｍ
ｕｌｔｉｐｌｉｅｒ″、ＩＥＥＥＴｒａｎｓ、 ｏｎ
Ｅｌｅｃｔｒｉｃ Ｃｏｍｐｎｔｅｒｓ、 ｖｏｌ Ｆ
ＩＣ−１３、Ｎｏ １ 。
ｕｌｔｉｐｌｉｅｒ″、ＩＥＥＥＴｒａｎｓ、 ｏｎ
Ｅｌｅｃｔｒｉｃ Ｃｏｍｐｎｔｅｒｓ、 ｖｏｌ Ｆ
ＩＣ−１３、Ｎｏ １ 。
ｐｐ １４−１７． Ｆｅｂｒｎａｒｙ、 １９６４
）。このＷａｌｌａｃｅのトリーによればたしかに加算
演算の回Ｐ”を減らすことができるが、必要な配線が複
雑であるので、実際に集積回路化した場合にはかえって
配線による遅延により演算時間が長くかかつてしまうと
いう問題があった。特にＭＯ８半導体においては配線に
よる信号遅延が太き（問題となっていた。
）。このＷａｌｌａｃｅのトリーによればたしかに加算
演算の回Ｐ”を減らすことができるが、必要な配線が複
雑であるので、実際に集積回路化した場合にはかえって
配線による遅延により演算時間が長くかかつてしまうと
いう問題があった。特にＭＯ８半導体においては配線に
よる信号遅延が太き（問題となっていた。
一方、乗算回路を集積化するためには、複数の単位回路
ビ規則的に配列した構成のいわゆるアレイ方式が有効で
ある。従来、このアレイ方式のひとつとして第１図に示
すようなキャリーセーブ法が知られている。実録はサム
信号、破線はキャリー信号をあられす。この方法は被乗
数ｘ （ＸｎＸｎ−１）・・・ｘＩ＋、Ｘｌ・・・ｘ
２ ｘ １ ）と乗数Ｙ（ｙｎｙｎ−１”” ｙｉ＋１
＞’ｉ・・・Ｘ ２ Ｘ□）の各ぎット入力信号の交点
に部分積演算回路と加算器による単位回路ＵＣを設け、
同じ段の単位回路間ではキャリー信号が伝搬しないよう
にした方法である。しかしながらこのキャリーセーブ法
では最終段に到４するまでに、加算信号はこれら単位回
路の段数だけ経なげればならず、長い演算時間を必要と
していた。
ビ規則的に配列した構成のいわゆるアレイ方式が有効で
ある。従来、このアレイ方式のひとつとして第１図に示
すようなキャリーセーブ法が知られている。実録はサム
信号、破線はキャリー信号をあられす。この方法は被乗
数ｘ （ＸｎＸｎ−１）・・・ｘＩ＋、Ｘｌ・・・ｘ
２ ｘ １ ）と乗数Ｙ（ｙｎｙｎ−１”” ｙｉ＋１
＞’ｉ・・・Ｘ ２ Ｘ□）の各ぎット入力信号の交点
に部分積演算回路と加算器による単位回路ＵＣを設け、
同じ段の単位回路間ではキャリー信号が伝搬しないよう
にした方法である。しかしながらこのキャリーセーブ法
では最終段に到４するまでに、加算信号はこれら単位回
路の段数だけ経なげればならず、長い演算時間を必要と
していた。
本発明は上記事情を考慮してなされたもので、集積化カ
ー容易な構成で、加算段数乞減らして高速乗算できる高
速乗算装置を提供することを目的とするＯ 〔発明の概要〕 この目的を達成するために、桁内の各部分積を加算する
単位回路群を予め定められた複数の単位回路列に分け、
これら複数の単位回路列で前記桁内の部分積を並列加算
して各桁の加算段数を減らしたことを特徴とする。
ー容易な構成で、加算段数乞減らして高速乗算できる高
速乗算装置を提供することを目的とするＯ 〔発明の概要〕 この目的を達成するために、桁内の各部分積を加算する
単位回路群を予め定められた複数の単位回路列に分け、
これら複数の単位回路列で前記桁内の部分積を並列加算
して各桁の加算段数を減らしたことを特徴とする。
本発明の一実施例による高速乗算装置の構成を第２図に
示す。マ） ＩＪラックス状単位回路ＵＣを奇数段と偶
数段とに分けて考える。奇数段の単位回路ＵＣから出力
されるサム信号Ｓとキャリー信号Ｃを次の奇数段の単位
回路ＵＣに入力し、同様に偶数段の単位回路ＵＣの出力
を次の偶数段の単位回路ＵＣに入力するように接続する
。そして奇数段と偶数段の加算結果を別の加算器（図示
せず）で加算して、最終的な加算結果を得る。
示す。マ） ＩＪラックス状単位回路ＵＣを奇数段と偶
数段とに分けて考える。奇数段の単位回路ＵＣから出力
されるサム信号Ｓとキャリー信号Ｃを次の奇数段の単位
回路ＵＣに入力し、同様に偶数段の単位回路ＵＣの出力
を次の偶数段の単位回路ＵＣに入力するように接続する
。そして奇数段と偶数段の加算結果を別の加算器（図示
せず）で加算して、最終的な加算結果を得る。
更にこの高速乗算装置を累積加算機能付１６ピツト×１
６ピツトの乗算装置として具体的に説明する。
６ピツトの乗算装置として具体的に説明する。
まず２進数の２の補数表示による乗算を第３図を用いて
説明する。被乗数をＸ１乗数なＹとすると積Ｐは、 Ｐ−Ｘ 拳 Ｙ である。ここでＸ、Ｙは、 と表わすことができる。よってＰは、 Ｐ＝：Ｘ’Ｙ＊−ｘ８＊Ｙ＊＊２”−１−ｙｓ＠Ｘ”ａ
２ｎ−１＋ｘＳφｂ＝（）＜８ｓｙ８ ｘＳ Ｙ５）２
２ｎ−２＋Ｘ＊＊Ｙ＊＋ｘ５−Ｙ＊２ｎ−”＋ｙ５−Ｘ
”−２””−１−Ｘ、−２ｎ−’＋Ｙ５−２”となる。
説明する。被乗数をＸ１乗数なＹとすると積Ｐは、 Ｐ−Ｘ 拳 Ｙ である。ここでＸ、Ｙは、 と表わすことができる。よってＰは、 Ｐ＝：Ｘ’Ｙ＊−ｘ８＊Ｙ＊＊２”−１−ｙｓ＠Ｘ”ａ
２ｎ−１＋ｘＳφｂ＝（）＜８ｓｙ８ ｘＳ Ｙ５）２
２ｎ−２＋Ｘ＊＊Ｙ＊＋ｘ５−Ｙ＊２ｎ−”＋ｙ５−Ｘ
”−２””−１−Ｘ、−２ｎ−’＋Ｙ５−２”となる。
ここでＸ” Ｉ Ｙ”はそれぞれＸ＊ 、 ｙ＊の各ピ
ットを反転させたものである。また１６ビツトであるか
ら、ｎ＝１６である。そして累積加算機能付であり、第
］５ビット目での丸め機能を有するものとすると、乗算
結果Ｒは、 となる。したがって第３図かられかるように、最も加算
段数の多い１５ビツト目では、加算すべき要素は（社）
となる。
ットを反転させたものである。また１６ビツトであるか
ら、ｎ＝１６である。そして累積加算機能付であり、第
］５ビット目での丸め機能を有するものとすると、乗算
結果Ｒは、 となる。したがって第３図かられかるように、最も加算
段数の多い１５ビツト目では、加算すべき要素は（社）
となる。
この１５ビツト目の加算経路を示したのが第４図である
。偶数段と奇数段を２つに分けて並列して加算するよう
各単位回路ＵＣのサム信号Ｓが接続されており、奇数段
と偶数段の加算結果の加算段を考慮しても最長９段です
む。第５図に示す従来の加算経路によれば１８段必要で
あり、笑に半分の２ 加算段数で同様な演算が可能である。なおＣＬＡ回路は
最終段のキャリー信号を上位の桁に高速に送るための高
速桁上げ回路である。１５ビツト目以外の各桁について
も同様に単位回路を２つに分けて並列加算する。
。偶数段と奇数段を２つに分けて並列して加算するよう
各単位回路ＵＣのサム信号Ｓが接続されており、奇数段
と偶数段の加算結果の加算段を考慮しても最長９段です
む。第５図に示す従来の加算経路によれば１８段必要で
あり、笑に半分の２ 加算段数で同様な演算が可能である。なおＣＬＡ回路は
最終段のキャリー信号を上位の桁に高速に送るための高
速桁上げ回路である。１５ビツト目以外の各桁について
も同様に単位回路を２つに分けて並列加算する。
このように本実施例によれば、集積化に適した配列のま
まで配線を変更するだけで、従来より約半分の演算時間
で乗算できる。
まで配線を変更するだけで、従来より約半分の演算時間
で乗算できる。
先の実施例では累積加算機能付１６ビツト×１６ピット
の乗算についての装置であったが、一般のｎビットＸｒ
ｎビットの乗算に適用できることはもちろんである。
の乗算についての装置であったが、一般のｎビットＸｒ
ｎビットの乗算に適用できることはもちろんである。
また多ピット乗算装置、例えば３２ビツト×３２ビツト
の乗算の場合には、２つの並列な加算経路でな（３つ以
上の加算経路を設けるようにすれば更に高速化が図牙す
る。
の乗算の場合には、２つの並列な加算経路でな（３つ以
上の加算経路を設けるようにすれば更に高速化が図牙す
る。
なお、加算すべき要素の数は、真中の桁が最大で、より
上位の桁より下位の桁になるほど少なくなる。したがっ
て上位または下位の桁においては必ずしも並列に加算す
べく配線する必要はない。
上位の桁より下位の桁になるほど少なくなる。したがっ
て上位または下位の桁においては必ずしも並列に加算す
べく配線する必要はない。
例えば１６ビツト×１６ビツトの乗算装置において。
直列に加算しても加算段数が９段以下の桁については直
列加算すべく配線してよい。１５ビツト目では並列加算
しても９段の加算段数が必要だからである。また、多ビ
ツト乗算装置において、各桁ごとに並列加算経路の数を
変えて構成してもよい。
列加算すべく配線してよい。１５ビツト目では並列加算
しても９段の加算段数が必要だからである。また、多ビ
ツト乗算装置において、各桁ごとに並列加算経路の数を
変えて構成してもよい。
以上の通り、本発明によれば、単位回路の配列を集積化
に適したアレイ方式のままで、簡単な配線により加算段
数を減らすことができ、高速演算が可能である。また配
線も規則的であるため、回路設計、ツクターン設計も簡
単であり、乗数または被乗数のビット数が変化しても容
易に対処することができる。
に適したアレイ方式のままで、簡単な配線により加算段
数を減らすことができ、高速演算が可能である。また配
線も規則的であるため、回路設計、ツクターン設計も簡
単であり、乗数または被乗数のビット数が変化しても容
易に対処することができる。
第１図は従来の高速乗算装置の単位回路間の接続関係を
示すブロック図、 第２図は本発明の一実施例による高速乗算装置の単位回
路間の接続関係を示すブロック図、第３図は同装置の乗
算原理を示す説明図、第４図は同装置の加算経路を示す
ブロック図、第５図は従来の高速乗算装置の加算経路を
示すブロック図である。 ＵＣ・・・単位回路、Ｓ・・・サム信号％Ｃ・・・キャ
リー信号、Ｘ・・・被乗数、Ｙ・・・乗数。 出願人代理人 猪 股 清図面の浄書（
内容に 第１図 変更なし） 第２図 第４図 第５図 手続補正書 昭和５７年１１月 〕日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第１６９１１４号 ２、発明の名称 高速乗算装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ７、補正の対象 明細書および図面 ８、補正の内容
示すブロック図、 第２図は本発明の一実施例による高速乗算装置の単位回
路間の接続関係を示すブロック図、第３図は同装置の乗
算原理を示す説明図、第４図は同装置の加算経路を示す
ブロック図、第５図は従来の高速乗算装置の加算経路を
示すブロック図である。 ＵＣ・・・単位回路、Ｓ・・・サム信号％Ｃ・・・キャ
リー信号、Ｘ・・・被乗数、Ｙ・・・乗数。 出願人代理人 猪 股 清図面の浄書（
内容に 第１図 変更なし） 第２図 第４図 第５図 手続補正書 昭和５７年１１月 〕日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第１６９１１４号 ２、発明の名称 高速乗算装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ７、補正の対象 明細書および図面 ８、補正の内容
Claims (1)
- 【特許請求の範囲】 乗数と被乗数の各ビット同士をかげた部分積を生成して
加算する単位回路を規則的に配列し、これら単位回路に
より各桁ごとに部分積を加算する高速乗算装置において
。 桁内の部分積な加算する単位回路群を予め定められた複
数の単位回路列に分け、これら値数の単位回路列で前記
桁内部分積を並列加算することにより、各桁の加算段数
を減らしたことを特徴とする高速乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169114A JPS5958543A (ja) | 1982-09-28 | 1982-09-28 | 高速乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169114A JPS5958543A (ja) | 1982-09-28 | 1982-09-28 | 高速乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958543A true JPS5958543A (ja) | 1984-04-04 |
| JPH0375903B2 JPH0375903B2 (ja) | 1991-12-03 |
Family
ID=15880555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169114A Granted JPS5958543A (ja) | 1982-09-28 | 1982-09-28 | 高速乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142627A (ja) * | 1989-10-24 | 1991-06-18 | Bipolar Integrated Technol Inc | 集積浮動小数点乗算器アーキテクチャ |
-
1982
- 1982-09-28 JP JP57169114A patent/JPS5958543A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142627A (ja) * | 1989-10-24 | 1991-06-18 | Bipolar Integrated Technol Inc | 集積浮動小数点乗算器アーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375903B2 (ja) | 1991-12-03 |
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