JPS60179840A - 加算器 - Google Patents
加算器Info
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- JPS60179840A JPS60179840A JP60021579A JP2157985A JPS60179840A JP S60179840 A JPS60179840 A JP S60179840A JP 60021579 A JP60021579 A JP 60021579A JP 2157985 A JP2157985 A JP 2157985A JP S60179840 A JPS60179840 A JP S60179840A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（究明の属する技術分野）
本発明は、化ノリシック集積回路について条件性は桁−
ヒげ加算、増分および優先符号化のような計算を実行す
る加算器に関し、特に、比較的複雑でない集積回路に使
用（−で最適で、各引算を実行するのに必要な論理ステ
ージの数が、計算を実行するビット故の底か２の対数（
Ｉｏｇ２）ｆＸ：とったものに比例１−るように、バイ
ナリ・トリーを使用して計算を行１よう加算器に関する
。
ヒげ加算、増分および優先符号化のような計算を実行す
る加算器に関し、特に、比較的複雑でない集積回路に使
用（−で最適で、各引算を実行するのに必要な論理ステ
ージの数が、計算を実行するビット故の底か２の対数（
Ｉｏｇ２）ｆＸ：とったものに比例１−るように、バイ
ナリ・トリーを使用して計算を行１よう加算器に関する
。
（従来反相）
最適１工大規模集積回ｖ＆（ＬＳＩ）を設計するには製
造を容易にするためチップなできる限り簡単化し、回路
の計算速度を最大にする必要がある。
造を容易にするためチップなできる限り簡単化し、回路
の計算速度を最大にする必要がある。
第８図は従来のリップル加算器セルを示すブロック図で
ある。Ａ（ｉ）とＢ（ｉ）は加算すべき２つのオペラン
ド（演算数）の個々の１ステージのビットである。Ｃｉ
、（ｉ）は前ステージの加算器セルからのキャリ・イン
信号であり、Ｃ，ｕｔ（ｉ）は現在のセルからのキャリ
・アウト信号であつ、５ｕｒｎ（ＩＩは現在のセルでの
相信号である。あるセルのキャリ・アウト信号は次のセ
ルのキャリ・イン信号である。」−が論理和、＊が論理
積、Ｘｏ）ｔか排他的論哩相であるプール論理代数を利
用して、次のように表わすことができる。
ある。Ａ（ｉ）とＢ（ｉ）は加算すべき２つのオペラン
ド（演算数）の個々の１ステージのビットである。Ｃｉ
、（ｉ）は前ステージの加算器セルからのキャリ・イン
信号であり、Ｃ，ｕｔ（ｉ）は現在のセルからのキャリ
・アウト信号であつ、５ｕｒｎ（ＩＩは現在のセルでの
相信号である。あるセルのキャリ・アウト信号は次のセ
ルのキャリ・イン信号である。」−が論理和、＊が論理
積、Ｘｏ）ｔか排他的論哩相であるプール論理代数を利
用して、次のように表わすことができる。
Ｓｕｍ（＋ｉ二（Ａ（＋ｌ Ｘ ＯＲＢ（＋）） Ｘ
（Ｊ ＲＣ１ｎ（＋１Ｃｏｕｔ（’）” （（Ａ（１）
＋Ｂ（ｉ）） ？自ｎ（ｉ）） ＋（Ａ（ｉ）＊Ｂ（ｉ
））第９図は、２つの２進数を加算するために、第８図
に示す任意の数のリップル加算器セルを直列に接続する
ことによってどのようにしてリップル全加算器を作るこ
とができるのかを示すものである。これはすべてのリッ
プル−セルＩ Ｔｘいしｎについて、Ｃｏｕｔｍｋ ｃ
ａｎ （ｒ ＋ ’ｔ ）に接続することによって実行
することができろ。なお、ｌは２進加算の最下位ビット
であり、ｎは最上位ビットである。
（Ｊ ＲＣ１ｎ（＋１Ｃｏｕｔ（’）” （（Ａ（１）
＋Ｂ（ｉ）） ？自ｎ（ｉ）） ＋（Ａ（ｉ）＊Ｂ（ｉ
））第９図は、２つの２進数を加算するために、第８図
に示す任意の数のリップル加算器セルを直列に接続する
ことによってどのようにしてリップル全加算器を作るこ
とができるのかを示すものである。これはすべてのリッ
プル−セルＩ Ｔｘいしｎについて、Ｃｏｕｔｍｋ ｃ
ａｎ （ｒ ＋ ’ｔ ）に接続することによって実行
することができろ。なお、ｌは２進加算の最下位ビット
であり、ｎは最上位ビットである。
すべてのリップル加算器セルは全く同一であるので、リ
ソグル加算器はチップを複雑にすることなく大規模集積
回路以上に作ることができる。計算を実行するのに必安
な論理ステージの数は、しかし、ピッド数に直接比例す
る。又、Ｓ リップル加算器の各セルが加算の一輪理段
階を実行し、各セル内部での計算はすべての前ステージ
のセルの出力が決定されるまで実行することができない
。
ソグル加算器はチップを複雑にすることなく大規模集積
回路以上に作ることができる。計算を実行するのに必安
な論理ステージの数は、しかし、ピッド数に直接比例す
る。又、Ｓ リップル加算器の各セルが加算の一輪理段
階を実行し、各セル内部での計算はすべての前ステージ
のセルの出力が決定されるまで実行することができない
。
したがって、リップル加算器が比較的低速となる。
その他の従来方式は、加算やそのような技術を桁上げ先
見方式やその他の条件付き桁上げ技術を用いることによ
り計算の速度を上げている。例えば、各計算を実行する
のに必要な論理ステージ数は、計算を実行すべきビット
数の対数（底は２）に比例する。しかし１よかも、各計
算を実行するのに必要な＝ ｔｅｌステージの数が、計
算を実行すべきビット数の対数（底が２）をとったもの
に比例し、且つ回路が複雑とならない回路の製造を可能
とする従来技術はなかった。
見方式やその他の条件付き桁上げ技術を用いることによ
り計算の速度を上げている。例えば、各計算を実行する
のに必要な論理ステージ数は、計算を実行すべきビット
数の対数（底は２）に比例する。しかし１よかも、各計
算を実行するのに必要な＝ ｔｅｌステージの数が、計
算を実行すべきビット数の対数（底が２）をとったもの
に比例し、且つ回路が複雑とならない回路の製造を可能
とする従来技術はなかった。
（発明の目的）
本発明は猶埋ステージの数か少なく且つ回路が簡単７ｊ
加算回路を提供することを目的とする。
加算回路を提供することを目的とする。
（発明の構成）
本発明によれば、谷計算を実行するのに必要な論理ステ
ージの数が計算を実行すべきビット数の対数ＣＩＭ、か
２）をとった呟に比例する桁上げ伝播加算等の計算を実
行する辷めのＬＳＩに適した回路が提供される。この回
路は限られた故のセル処分けることができ、それによっ
て複雑さを最小限にとどめて設計と製造ン答易とする。
ージの数が計算を実行すべきビット数の対数ＣＩＭ、か
２）をとった呟に比例する桁上げ伝播加算等の計算を実
行する辷めのＬＳＩに適した回路が提供される。この回
路は限られた故のセル処分けることができ、それによっ
て複雑さを最小限にとどめて設計と製造ン答易とする。
各セルはオペランドからビットを受け入れる手段と、中
間のバイナリ・トリー１直を受け入れる手段を有する。
間のバイナリ・トリー１直を受け入れる手段を有する。
セルは入力情報ぞ組合ノっせ、次のセルのために演算結
果と中間バイナリ・トリー１直を生ずる。
果と中間バイナリ・トリー１直を生ずる。
（実施例〉
第１図、第２図は本発明の加算器の一実施例による全加
算器の一部、を示し、第３図に第１、第２図の組立図２
示す。この全加算器のセル１００は１組の入力ワイヤ１
１５と１組の出力ワイヤ１２５を有し、入力ワイヤはＡ
Ｏ，、Ａ１％ ＢＯｌＢｔ、ｃｏ、ｃｔ、 ＤＯ，Ｄｉ
、 Ｅｏ、Ｅｌ、 Ｆ’０． Ｆｌ、＜；ｏ、 Ｇｔが
付され、出力ワイヤもＡｏｌ １ｋｌ、ＢＯ１＋３１．
ｃｏ。
算器の一部、を示し、第３図に第１、第２図の組立図２
示す。この全加算器のセル１００は１組の入力ワイヤ１
１５と１組の出力ワイヤ１２５を有し、入力ワイヤはＡ
Ｏ，、Ａ１％ ＢＯｌＢｔ、ｃｏ、ｃｔ、 ＤＯ，Ｄｉ
、 Ｅｏ、Ｅｌ、 Ｆ’０． Ｆｌ、＜；ｏ、 Ｇｔが
付され、出力ワイヤもＡｏｌ １ｋｌ、ＢＯ１＋３１．
ｃｏ。
ＣＩ、Ｄｏ、ＤＩ、 ６０． ｇｔ、 Ｆｏ、 Ｆ’ｌ
、ＧＯｌＧｌが付されている。各ワイヤｘｏ−Ｇｔは中
＋１Ｊを省略して描しており、入力ワイヤ４０．ＡＩは
入力ワイヤ１１５と論理ボックス１７５とを接続してい
る。
、ＧＯｌＧｌが付されている。各ワイヤｘｏ−Ｇｔは中
＋１Ｊを省略して描しており、入力ワイヤ４０．ＡＩは
入力ワイヤ１１５と論理ボックス１７５とを接続してい
る。
又、ＢＯ〜（ｊｌは、人力ワイヤ１１５と出力ワイヤ１
２５とを接続］−でいる。他のセルについても同様であ
る。入力ワイヤ１１５と出力ワイヤ１２５は中間バイ°
ナリ・トＩＪ−１１ｉを伝達する。中間バイナリ・トリ
ー匝とは、バイナリ・トリー匝計算を行なうのに使用す
ることができる各セルの間で伝達されるデータである。
２５とを接続］−でいる。他のセルについても同様であ
る。入力ワイヤ１１５と出力ワイヤ１２５は中間バイ°
ナリ・トＩＪ−１１ｉを伝達する。中間バイナリ・トリ
ー匝とは、バイナリ・トリー匝計算を行なうのに使用す
ることができる各セルの間で伝達されるデータである。
バイナリ・トリー計算は、各計算を行γヨうのに必要な
論理ステージの数が、計算を行なうピッ′ト数（この場
合は各加数におり゛るビットの数）のｌｏｇ ２をとっ
たものに比例するようにトリー形式で行われる計算であ
る。
論理ステージの数が、計算を行なうピッ′ト数（この場
合は各加数におり゛るビットの数）のｌｏｇ ２をとっ
たものに比例するようにトリー形式で行われる計算であ
る。
セル１００がキャリ・イン信号を有するかどうか判定す
るため、入力ワイヤ１１５はキャリ・イン論理ボックス
１３０によって使用される。３次（基数２）の加数ビッ
トを加えるリップル加算器セルがキャリ・イン信号を有
するとき、１次の２つの加数ビットを加えるセルはキセ
リ・イン信号を有する。同様に、ｊ次の２つの加数ビッ
トを加えるセルは、ｊ次の加数ビットを加えるリップル
加算器セルがキャリ・アウト信号を有するときキャリ・
アウト信号を有する。
るため、入力ワイヤ１１５はキャリ・イン論理ボックス
１３０によって使用される。３次（基数２）の加数ビッ
トを加えるリップル加算器セルがキャリ・イン信号を有
するとき、１次の２つの加数ビットを加えるセルはキセ
リ・イン信号を有する。同様に、ｊ次の２つの加数ビッ
トを加えるセルは、ｊ次の加数ビットを加えるリップル
加算器セルがキャリ・アウト信号を有するときキャリ・
アウト信号を有する。
出力ワイヤ１２５についてのＩｉを判定するために、入
力ワイヤ１１５もセルｌＯＯによって使用される。
力ワイヤ１１５もセルｌＯＯによって使用される。
次に、出力ワイヤ１２５が１組の入力ワイヤ２１５とし
てセル２００のために１吏用される。セル１００のキャ
リ・イン直はキャリ・イン論理ボックス１３０の出力１
３１に現われる。
てセル２００のために１吏用される。セル１００のキャ
リ・イン直はキャリ・イン論理ボックス１３０の出力１
３１に現われる。
各セルは全加算を行なう。例えば、セル１００は記号人
が付された加算ビット１１６とＢが付された加算ビット
１１７について全加算を行７ｊう。相１０１は、加算ビ
ット１１６と加算ビットｌ１７を排他的論理和ゲー）
１１０の人力に結合することによって決定される。次に
ゲート１１０の出力は排他的論理和ゲート１２０に結合
される。やはりゲー） １２０の入力に結合されている
のは論理ボックス１３０り出力１３１である。ゲート１
２０の出力は相１０１である。
が付された加算ビット１１６とＢが付された加算ビット
１１７について全加算を行７ｊう。相１０１は、加算ビ
ット１１６と加算ビットｌ１７を排他的論理和ゲー）
１１０の人力に結合することによって決定される。次に
ゲート１１０の出力は排他的論理和ゲート１２０に結合
される。やはりゲー） １２０の入力に結合されている
のは論理ボックス１３０り出力１３１である。ゲート１
２０の出力は相１０１である。
プール論理式
％式％
を使用づ−る。上式に８いて、Ｓｕｍは相ｔｏｔ、Ａは
加算ビット１１６、Ｂは加算ビット１１７、Ｃはキャリ
・イン論理ボックス１３０の出力すなわち１３１′での
キャリ・イン１直である。
加算ビット１１６、Ｂは加算ビット１１７、Ｃはキャリ
・イン論理ボックス１３０の出力すなわち１３１′での
キャリ・イン１直である。
加讃−器は、ＡＯ，Ａｔ、 ＢＯ，Ｂｌ、ＣＯ，ＣＩ、
・・・、Ｇｏ、Ｇ１の付されたワイヤを使用して先見桁
−ヒげ（キャリルックアヘッド）を実行する。これがど
のように行われるのかは後述する。
・・・、Ｇｏ、Ｇ１の付されたワイヤを使用して先見桁
−ヒげ（キャリルックアヘッド）を実行する。これがど
のように行われるのかは後述する。
中間バイナリ・トリー値を計算する先見桁上げ論理は以
下のような回路によって具体化される。
下のような回路によって具体化される。
第１図のセル、ｔｏｏＶＣｇいて、加算ビットｌ１６と
加算ビット１１７はＡ 、Ｎ Ｄゲート１５０およびＯ
Ｒゲート１４０に入力される。ＡＮＤゲート１５０とＯ
Ｒゲート１４０はバイナリ・トリー論理・ボックス１７
５に入力される。論理ボックス１７５には、ＡＯと付さ
れた入力ワイヤ１１８およびＮ１と付された入力ワイヤ
１１９と結合する。この結合を実現するために２つのレ
ベルが使用される。ＡＮＤゲート１８０．１９０は第１
のレベルを形成し、０）ｔゲート１７０．１６０は第２
のレベルを形成する。
加算ビット１１７はＡ 、Ｎ Ｄゲート１５０およびＯ
Ｒゲート１４０に入力される。ＡＮＤゲート１５０とＯ
Ｒゲート１４０はバイナリ・トリー論理・ボックス１７
５に入力される。論理ボックス１７５には、ＡＯと付さ
れた入力ワイヤ１１８およびＮ１と付された入力ワイヤ
１１９と結合する。この結合を実現するために２つのレ
ベルが使用される。ＡＮＤゲート１８０．１９０は第１
のレベルを形成し、０）ｔゲート１７０．１６０は第２
のレベルを形成する。
論理ボックス１７５は出力ワイヤ１７６．１７７を有す
る。出力ワイヤ１７６．１７７は出力ワイヤ１２５と組
になっており、それぞれＡＯ，ＡＩを付されている。
る。出力ワイヤ１７６．１７７は出力ワイヤ１２５と組
になっており、それぞれＡＯ，ＡＩを付されている。
プール論理
ＡＯ（ｏｕり二（Ａ＊ Ｂ ）＋ （（Ａ＋Ｂ） ＊Ａ
Ｏ（ｉｎ） ） ・−ＩＩ）ＡＩ （ｏｕｔ） ” （
、Ａ＊、Ｂ ）＋（（Ａ−＋Ｂ） ＊Ａ１（ｉｎ））
・（２＋を使用する。上式において、Ａは加算ピッｌ−
１１６、Ｂは加算ビット１１７、Ａ Ｏ（ｉｎ） は入
力ワイヤ１１９ＡＯは（ｏｕｔ）は出力ワイヤ１７６、
Ａ ｌ （ｏｕｔ）は出力ワイヤ１７７である。
Ｏ（ｉｎ） ） ・−ＩＩ）ＡＩ （ｏｕｔ） ” （
、Ａ＊、Ｂ ）＋（（Ａ−＋Ｂ） ＊Ａ１（ｉｎ））
・（２＋を使用する。上式において、Ａは加算ピッｌ−
１１６、Ｂは加算ビット１１７、Ａ Ｏ（ｉｎ） は入
力ワイヤ１１９ＡＯは（ｏｕｔ）は出力ワイヤ１７６、
Ａ ｌ （ｏｕｔ）は出力ワイヤ１７７である。
第１図のセル２００においては、ＡＯはセル１００内に
桁上げが発生したかどうかを示し、ＡＩは桁上げがセル
１００を通じて伝播することができたかどうかを示す。
桁上げが発生したかどうかを示し、ＡＩは桁上げがセル
１００を通じて伝播することができたかどうかを示す。
セル３００において、ＡＯはセル２００内に桁上げが発
生したかどうかを示し、Ａ１は桁上げがセル２００を通
じて伝播することができたかどうかを示し、ＢＯはセル
１００内に桁−ヒげが発生したかどうかを示し、Ｂｌは
桁上げがセル１００を通して伝播１−ることができたか
どうかを示す。第２図のセル４００において、ＮＯは連
続するセル２００と３００に佑−ヒげが発生したかどう
かを指示し、Ａｔは連続するセル２００と３００を通し
て桁上げを伝播することができたかどうかな示し、ＢＯ
はセルｌＯＯ内に桁上げが発生したかどうかを示し、・
Ｂｌはセル１００を通して桁上げを伝播することができ
たかどうかを示す。
生したかどうかを示し、Ａ１は桁上げがセル２００を通
じて伝播することができたかどうかを示し、ＢＯはセル
１００内に桁−ヒげが発生したかどうかを示し、Ｂｌは
桁上げがセル１００を通して伝播１−ることができたか
どうかを示す。第２図のセル４００において、ＮＯは連
続するセル２００と３００に佑−ヒげが発生したかどう
かを指示し、Ａｔは連続するセル２００と３００を通し
て桁上げを伝播することができたかどうかな示し、ＢＯ
はセルｌＯＯ内に桁上げが発生したかどうかを示し、・
Ｂｌはセル１００を通して桁上げを伝播することができ
たかどうかを示す。
ラインＡＯ，Ａｔ、・・・・・・、ＧＯ，Ｇｌの１＃報
が各セル内の同一の論理ボックス（例えば第１図のセル
１００内の論理ボックス１３０）によって利用されてそ
のセルにキャリ・イン信号が存在するかどうかを判定す
る。第５図と第６図は論理ボックス１３０の第１．第２
実施例を表わす回路図である。
が各セル内の同一の論理ボックス（例えば第１図のセル
１００内の論理ボックス１３０）によって利用されてそ
のセルにキャリ・イン信号が存在するかどうかを判定す
る。第５図と第６図は論理ボックス１３０の第１．第２
実施例を表わす回路図である。
記号ＡＯ１ＡＩ、ＢＯｌＢｌ、ＣＯ％Ｃ１、Ｄｏ、 Ｄ
ｉ、ＥＯ。
ｉ、ＥＯ。
ｇｔ％ＦＯ１Ｆｌ、００％Ｇ１が付された入力について
は、セルの各々の入力にあって第３図、第４図および第
４ 、Ａ −Ｄ図内で同一記号が付されたワイヤを参照
のこと。論理は第３図の８ビツト全加算器内の各セルに
ついて同一である。
は、セルの各々の入力にあって第３図、第４図および第
４ 、Ａ −Ｄ図内で同一記号が付されたワイヤを参照
のこと。論理は第３図の８ビツト全加算器内の各セルに
ついて同一である。
第５図に具体化されている論理回路のプール関数は次の
とおりである。
とおりである。
ＣＩｎ （１） ＝ Ａ Ｏ
＋（戊ｉ＊Ｂｏ）
＋（ｋｌ＊Ｂｌ＊ＣＯ）
＋（Ａｔ＊、Ｂｔ＊Ｃｔ＊ＤＯ）
＋（Ａｔ＊Ｂｉ＊Ｃｔ＊Ｄｉ＊ＥＯ）
＋（Ａｔ＊ＢＬ＊ｃｌ＊Ｄ１＊Ｅｌ＊Ｆｏ）＋（Ａｌ＊
Ｂｌ＊ｃ’ｌ＊Ｄｌ＊ｇｌ＊Ｆｌ＊ＧＯ）＋（Ａｔ＊Ｂ
ｉ＊Ｃｔ＊Ｄｔ＊Ｅ１＊Ｆ’ｔ＊Ｇ ｌ ＊ Ｃ１ｎａ
ｄｄｅｒ ） キャリ発生人力ＡＯ，・−・・・・、ＧＯは論理０に回
路によって初期設定される。キャリ伝播入力ＡＩ、・・
・・・・、Ｇｌは論理ｌに初期設定される。どのセルに
ついても、入力の対ＡＯとＡｌは最高次の先のセル内に
キャリ発生またはキャリ伝播があったかどうかを指示す
る。入力対ＢＯとＢｌは次に最も高次の先のセル内にキ
ャリ発生またはキャリ伝播があったかどうかン指示する
。以下、対ＧＯとＧｌまで同様である。人力ＡＯによっ
て表わされるセル内にキャリ発生があると、Ｃ１ｎ（ｉ
）は論理ｌである。８０によって表わされるセル内にキ
ャリ発生があり、Ａ１によって表わされるセル内にキャ
リ伝播があると、Ｃ＋ｎ（ｉ）は論理１である。ＣＯに
よって表わされるセル内にキャリ発生があり、ＡＩによ
りて表わされるセルとＢｌによって表わされるセル内に
キャリ伝播があると、Ｃ＋ｎ（ｉ）は論理１である。以
下、セルＤｏないしＣＯ４で同様である。加算器にキャ
リ・イン信号（Ｃ１ｎａｄｄｅｒ ）があると、Ａｔ、
・・・・・・、Ｇｌがすべて論理ｌにあった場合、ＣＬ
ｌｌｌ（ｉ）は論理ｌとなる。これは、Ａｔ、・・・・
・・、Ｇ１によって表わされるセルの先の全部のセルま
たはグループがキャリ伝播を行なうことを意味している
。
Ｂｌ＊ｃ’ｌ＊Ｄｌ＊ｇｌ＊Ｆｌ＊ＧＯ）＋（Ａｔ＊Ｂ
ｉ＊Ｃｔ＊Ｄｔ＊Ｅ１＊Ｆ’ｔ＊Ｇ ｌ ＊ Ｃ１ｎａ
ｄｄｅｒ ） キャリ発生人力ＡＯ，・−・・・・、ＧＯは論理０に回
路によって初期設定される。キャリ伝播入力ＡＩ、・・
・・・・、Ｇｌは論理ｌに初期設定される。どのセルに
ついても、入力の対ＡＯとＡｌは最高次の先のセル内に
キャリ発生またはキャリ伝播があったかどうかを指示す
る。入力対ＢＯとＢｌは次に最も高次の先のセル内にキ
ャリ発生またはキャリ伝播があったかどうかン指示する
。以下、対ＧＯとＧｌまで同様である。人力ＡＯによっ
て表わされるセル内にキャリ発生があると、Ｃ１ｎ（ｉ
）は論理ｌである。８０によって表わされるセル内にキ
ャリ発生があり、Ａ１によって表わされるセル内にキャ
リ伝播があると、Ｃ＋ｎ（ｉ）は論理１である。ＣＯに
よって表わされるセル内にキャリ発生があり、ＡＩによ
りて表わされるセルとＢｌによって表わされるセル内に
キャリ伝播があると、Ｃ＋ｎ（ｉ）は論理１である。以
下、セルＤｏないしＣＯ４で同様である。加算器にキャ
リ・イン信号（Ｃ１ｎａｄｄｅｒ ）があると、Ａｔ、
・・・・・・、Ｇｌがすべて論理ｌにあった場合、ＣＬ
ｌｌｌ（ｉ）は論理ｌとなる。これは、Ａｔ、・・・・
・・、Ｇ１によって表わされるセルの先の全部のセルま
たはグループがキャリ伝播を行なうことを意味している
。
第３図の本発明の実施例は８ビツトの全加算器を作るた
めに４個の型のセルだけを必要とするだけである。第３
人図りフセル９０１は第３図のセル１００゜セル３００
、セル５００．セルフ００と同一である。第３Ａ図のセ
ル９０２は第１．２図のセル２００、セル６００と同一
である。ｇ３Ａ図のセル９０３は第２図のセル４００と
同一である。第３Ａ図のセル９０４は第２図のセル８０
０と同一である。
めに４個の型のセルだけを必要とするだけである。第３
人図りフセル９０１は第３図のセル１００゜セル３００
、セル５００．セルフ００と同一である。第３Ａ図のセ
ル９０２は第１．２図のセル２００、セル６００と同一
である。ｇ３Ａ図のセル９０３は第２図のセル４００と
同一である。第３Ａ図のセル９０４は第２図のセル８０
０と同一である。
各セル形式内の差異は極めて小さい。例えば、セル２０
０がセルｌＯＯと異なる点は、セル２００のバイナリ・
トリー論理ボックス２７５がセルｌＯＯの対応１−る論
理ボックス１７５とは異なる入力を有し、１組の出力ラ
イン２２５がセル１００の対応する出力ライン１２５と
異なるように決定されることだけである。
０がセルｌＯＯと異なる点は、セル２００のバイナリ・
トリー論理ボックス２７５がセルｌＯＯの対応１−る論
理ボックス１７５とは異なる入力を有し、１組の出力ラ
イン２２５がセル１００の対応する出力ライン１２５と
異なるように決定されることだけである。
もう１つのセル形式、つまり第３Ａ図のセル９０５を加
えるだけで１６ビツト全加算器を作ることができる。第
４Ａ、４Ｂ、４Ｃ１４Ｄ図は本発明の加算器の他の実施
例を示す１６ビツト全加算器の回路図で、第４図は第４
Ａ、４Ｂ、４Ｃ，４Ｄ図の組立図である。
えるだけで１６ビツト全加算器を作ることができる。第
４Ａ、４Ｂ、４Ｃ１４Ｄ図は本発明の加算器の他の実施
例を示す１６ビツト全加算器の回路図で、第４図は第４
Ａ、４Ｂ、４Ｃ，４Ｄ図の組立図である。
ワイヤの多くは余分であるように見える。例えば、第２
図のセル４００においては、セル４００にキャリ・イン
信号があるかどうかを計算するのに必要１ヨリハ、’７
１１’ＡＯ，Ａｔ１ ｔ３０．Ｂｌだけである。しかし
、キャリ・イン論理ボックス４３０によって実行される
計算にワイヤｃｏ、ｃｔないしＧＯｌＧｔが含まれてい
る。各セルの間の類似性を最大限に高めるためにワイヤ
がこのように余分にあるのであり、これによってチップ
構造が非常に簡単となる。
図のセル４００においては、セル４００にキャリ・イン
信号があるかどうかを計算するのに必要１ヨリハ、’７
１１’ＡＯ，Ａｔ１ ｔ３０．Ｂｌだけである。しかし
、キャリ・イン論理ボックス４３０によって実行される
計算にワイヤｃｏ、ｃｔないしＧＯｌＧｔが含まれてい
る。各セルの間の類似性を最大限に高めるためにワイヤ
がこのように余分にあるのであり、これによってチップ
構造が非常に簡単となる。
第７図において、本発明はインクリメンタのセルの内部
で具体化されて示されている。各セルにはいるワイヤ、
例えばセル１ｏｏｏ内のワイヤＡｌ。
で具体化されて示されている。各セルにはいるワイヤ、
例えばセル１ｏｏｏ内のワイヤＡｌ。
Ｂ１、Ｃｔ％［）ｌ、 Ｅｌ、は１組のＡＮＤゲート、
例えばセル１０００内のゲート１００１とゲート１００
２％を通して結合される。セル１０００は中間バイナリ
・トリー呟を計算する働きをし、この場合はキャリ・イ
ンが例えばセル１０００の入力１００３に伝播されたか
どうかを判定するために使用される。例えばセル１００
０のゲート１００４である排他的論理和ゲートは、例え
ばセル１０００に対応するオペランド・ピッ） １００
５であるセルに対応するオペランド・ビットをゲート１
００２の出力とともに入力する。排他的論理和ゲート１
００４は演算機能、この場合はインクリメント機能、を
実行するための手段として働く。この実施例も構造を簡
単にするために限られたセル形式を有する。
例えばセル１０００内のゲート１００１とゲート１００
２％を通して結合される。セル１０００は中間バイナリ
・トリー呟を計算する働きをし、この場合はキャリ・イ
ンが例えばセル１０００の入力１００３に伝播されたか
どうかを判定するために使用される。例えばセル１００
０のゲート１００４である排他的論理和ゲートは、例え
ばセル１０００に対応するオペランド・ピッ） １００
５であるセルに対応するオペランド・ビットをゲート１
００２の出力とともに入力する。排他的論理和ゲート１
００４は演算機能、この場合はインクリメント機能、を
実行するための手段として働く。この実施例も構造を簡
単にするために限られたセル形式を有する。
加算器は先見桁上げを以下のように実行する。
記号ＡＯ，ＡＩ、 ３０％８１．Ｃ０％Ｃ１、・曲・、
Ｇｏ。
Ｇｏ。
Ｇ１が付されたワイヤ対は各セルに出入りしている。ワ
イヤＡＯ１Ａ１．・・・・・・、Ｇｏ、Ｇｌは桁上げが
発生したか、あるいはゼロ、ｌ、またはツレ以上の先の
セルを通って桁上げが伝播したかど５かを示す。１１固
のセルは、そのセルがキャリーイン信号を有するかどう
かに無関係にキャリ・アウト信号を有したとき桁−ヒげ
信号を発生する。１１固のセルは、そのセルが少なくと
もキャリ・イン信号を有した場合にキャリ・アウト信号
な有するときに桁上げ信号を伝播する。最下位のセルが
キャリ・インを有するかどうかに無関係に、最上位のセ
ルかキャリ・アウト信号を有したとき複数の連続したセ
ルが桁上げ信号を発生する。同様に、少なくとも最下位
のセルがキャリ・イン信号を有した場合、最上位のセル
がキャリ・アウト信号を有するとき複数の連続したセル
が桁−ヒげ信号を伝播する。
イヤＡＯ１Ａ１．・・・・・・、Ｇｏ、Ｇｌは桁上げが
発生したか、あるいはゼロ、ｌ、またはツレ以上の先の
セルを通って桁上げが伝播したかど５かを示す。１１固
のセルは、そのセルがキャリーイン信号を有するかどう
かに無関係にキャリ・アウト信号を有したとき桁−ヒげ
信号を発生する。１１固のセルは、そのセルが少なくと
もキャリ・イン信号を有した場合にキャリ・アウト信号
な有するときに桁上げ信号を伝播する。最下位のセルが
キャリ・インを有するかどうかに無関係に、最上位のセ
ルかキャリ・アウト信号を有したとき複数の連続したセ
ルが桁上げ信号を発生する。同様に、少なくとも最下位
のセルがキャリ・イン信号を有した場合、最上位のセル
がキャリ・アウト信号を有するとき複数の連続したセル
が桁−ヒげ信号を伝播する。
さらに具体同に説明すると、２つのオペランドのｊ次の
ビットを加えるｌ貼のセルは、ｊ次のビットの両方が論
理ｌ、つまり Ｃｇｊ二ＡＪ ＊ Ｂｊ ・・・・・・・・・（３）で
あると桁上げを発生する。上式において、Ｃｇｊはセル
ｊでの桁上げ発生、Ａｊは加数の一方のｊ次のビット、
Ｂｊは他方の加数のｊ次のビットであも２つの加数のｊ
次のビットを加える１個のセルは、ｊ次のビット加数の
いずれかが論理ｌ、つまり Ｃｐｊ ＝Ａｊ ＋ 、Ｂｊ ・曲曲（４）であると桁
上げを伝播する。上式において、ＣｐｊはセルＪでの桁
上げ伝播、Ａｊは加数の一方の」次のビット、Ｂｊは他
方の加数のｊ次のビットである。
ビットを加えるｌ貼のセルは、ｊ次のビットの両方が論
理ｌ、つまり Ｃｇｊ二ＡＪ ＊ Ｂｊ ・・・・・・・・・（３）で
あると桁上げを発生する。上式において、Ｃｇｊはセル
ｊでの桁上げ発生、Ａｊは加数の一方のｊ次のビット、
Ｂｊは他方の加数のｊ次のビットであも２つの加数のｊ
次のビットを加える１個のセルは、ｊ次のビット加数の
いずれかが論理ｌ、つまり Ｃｐｊ ＝Ａｊ ＋ 、Ｂｊ ・曲曲（４）であると桁
上げを伝播する。上式において、ＣｐｊはセルＪでの桁
上げ伝播、Ａｊは加数の一方の」次のビット、Ｂｊは他
方の加数のｊ次のビットである。
セルが連続している場合、桁上げ発生と桁上げ伝播を複
数のセルについて計算することもできも例えば、ｊ−１
次の加数ビットと３次の加数ビットを加算する２つの互
いに隣接するセルは以下の論理式に従って桁上げを発生
する。
数のセルについて計算することもできも例えば、ｊ−１
次の加数ビットと３次の加数ビットを加算する２つの互
いに隣接するセルは以下の論理式に従って桁上げを発生
する。
Ｃｔｒｊ −１，ｊ ＝ Ｃ□＋（Ｃｐｊ ” Ｃｇｊ
−１） ・・・・・・・・・（５）Ｌ式において、Ｃｔ
ｒｊ−ＩＪ はｊ−を次と１次の連続するセルについて
の桁上げ発生であり、Ｃｇｊ−１はｊ＝１次の１ ｆｌ
ｍのセルについての桁−ヒげ発生であり（つまり、Ｃｇ
ｊ−にＡｊ−１＊ Ｂｊ−＋ ）、Ｃｐｊ−＋はＪ−１
次のセルについての桁−ヒげ伝播である（つまり、Ｃｐ
ｊ−にＡｊ−１＋ Ｂｊ−＋ ）。同様に、同じ２つの
セルが次の論理式に従って桁上げを伝播する。
−１） ・・・・・・・・・（５）Ｌ式において、Ｃｔ
ｒｊ−ＩＪ はｊ−を次と１次の連続するセルについて
の桁上げ発生であり、Ｃｇｊ−１はｊ＝１次の１ ｆｌ
ｍのセルについての桁−ヒげ発生であり（つまり、Ｃｇ
ｊ−にＡｊ−１＊ Ｂｊ−＋ ）、Ｃｐｊ−＋はＪ−１
次のセルについての桁−ヒげ伝播である（つまり、Ｃｐ
ｊ−にＡｊ−１＋ Ｂｊ−＋ ）。同様に、同じ２つの
セルが次の論理式に従って桁上げを伝播する。
Ｃｐｊ−ＩＪ ＝ Ｃｇｊ ＋ （ｃ、、 ＊ ｃ、、
−１） −−（６）桁上げ発生と互いに隣接するセル（
ｊ−２）、（ｊ−１）、ｊを通じての桁上げ伝播は以下
の論理式によって決定することができる。
−１） −−（６）桁上げ発生と互いに隣接するセル（
ｊ−２）、（ｊ−１）、ｊを通じての桁上げ伝播は以下
の論理式によって決定することができる。
Ｃｇｊ−２，ｊ ＝Ｃｇｊ ＋ （Ｃｐｊ ” Ｃｇｊ
−２，ｊ−１）二Ｃｇｊ ＋ （Ｃｐｊ ” （Ｃｐｊ
−１＋（Ｃｐｊ−１＊Ｃ□−２））） ・・・・・・・
・イア）Ｃｐｊ−２Ｊ ＝ Ｃｇｊ＋ （Ｃｐｊ ＊Ｃ
ｐｊ−２．ｊ−＋ ）＝ Ｃｐｊ ＋ （Ｃ，ｊ＊ （
Ｃｔｒｊ −１＋ （Ｃ，ｊ−（＊Ｃｐｊ−２） ）
） ・・・・・・・・べ８）論理ボックス１７５とセル
１００，２００．３００・・・・・・、７００内の同様
の論理ボックスを使用して式（３）ないｔ、（８）の論
理を実行することができる。例えば、式１式％ Ａ ｌ （ｏｕｔ ）に置換し、Ａ Ｏ（ｉｎ） をＯ
に初期設定し、ＡＩ（ｉｎ）を０に初期設定すると、式
ｔｌ）と（２）はＣ，＝Ａ＊８ ・・・・・・・・（９
）Ｃｐ二Ａ十８ ・・・・・・・・・＋１０１となる。
−２，ｊ−１）二Ｃｇｊ ＋ （Ｃｐｊ ” （Ｃｐｊ
−１＋（Ｃｐｊ−１＊Ｃ□−２））） ・・・・・・・
・イア）Ｃｐｊ−２Ｊ ＝ Ｃｇｊ＋ （Ｃｐｊ ＊Ｃ
ｐｊ−２．ｊ−＋ ）＝ Ｃｐｊ ＋ （Ｃ，ｊ＊ （
Ｃｔｒｊ −１＋ （Ｃ，ｊ−（＊Ｃｐｊ−２） ）
） ・・・・・・・・べ８）論理ボックス１７５とセル
１００，２００．３００・・・・・・、７００内の同様
の論理ボックスを使用して式（３）ないｔ、（８）の論
理を実行することができる。例えば、式１式％ Ａ ｌ （ｏｕｔ ）に置換し、Ａ Ｏ（ｉｎ） をＯ
に初期設定し、ＡＩ（ｉｎ）を０に初期設定すると、式
ｔｌ）と（２）はＣ，＝Ａ＊８ ・・・・・・・・（９
）Ｃｐ二Ａ十８ ・・・・・・・・・＋１０１となる。
これらはそれぞれ式（３）と（４）と同様である。
弐ｔｌ）と（２）において、Ｃｇｊ−’ ＪをＡＯ（ｏ
ｕｔ）に置換し、Ｃｐ ｊ −’ ＋ ｊをＡｌ（ｏｕ
ｔ）に置換し、Ｃｇｊを（Ａ＊Ｂ）に置換し、Ｃｐｊを
（Ａ十Ｂ）に置換し、Ｃｇｊ−＋をＡＯ（ｉｎ）を置換
し、ＣＰＪ−１をＡｔ（ｉｎ） に置換すると、式ｆｉ
ｌと（２）は Ｃ，ｊ−１，ｊ＝ Ｃｇｊ＋ （Ｃｐｊ ＊ Ｃｇｊ−
１） ・・・・・・・・・圓Ｃｇｊ−’Ｊ ” Ｃｇｊ
＋ （Ｃｐｊ ＊ Ｃｐｊ−１） ・・・・・・・・
・ｄりとなる。これらはそれぞれ式（５）と（６）と同
等であろう論理先見桁上げボックス１７５のよう１エキ
−ｒ ’）・ルックアヘッド論理ボックスを順次結合す
ることによっても式（７）と（８）を生ずることができ
る。同様に、桁上げ発生と４個かそれ以上のセルを通し
ての桁−ヒげ伝播を決定する論理を生ずることができる
。
ｕｔ）に置換し、Ｃｐ ｊ −’ ＋ ｊをＡｌ（ｏｕ
ｔ）に置換し、Ｃｇｊを（Ａ＊Ｂ）に置換し、Ｃｐｊを
（Ａ十Ｂ）に置換し、Ｃｇｊ−＋をＡＯ（ｉｎ）を置換
し、ＣＰＪ−１をＡｔ（ｉｎ） に置換すると、式ｆｉ
ｌと（２）は Ｃ，ｊ−１，ｊ＝ Ｃｇｊ＋ （Ｃｐｊ ＊ Ｃｇｊ−
１） ・・・・・・・・・圓Ｃｇｊ−’Ｊ ” Ｃｇｊ
＋ （Ｃｐｊ ＊ Ｃｐｊ−１） ・・・・・・・・
・ｄりとなる。これらはそれぞれ式（５）と（６）と同
等であろう論理先見桁上げボックス１７５のよう１エキ
−ｒ ’）・ルックアヘッド論理ボックスを順次結合す
ることによっても式（７）と（８）を生ずることができ
る。同様に、桁上げ発生と４個かそれ以上のセルを通し
ての桁−ヒげ伝播を決定する論理を生ずることができる
。
（発明の効果）
本発明によれば、小数の類似の型のセルを使用している
ので、ＬＳＩに使用して最適であり又、高速に演算処理
ｏＴ能である。
ので、ＬＳＩに使用して最適であり又、高速に演算処理
ｏＴ能である。
第１図、第２図は本発明の加算器の第１実施例を示１−
ブロック図。 第３図は、第１図および第２図の組立図。 第３Ａ図は、本発明の加算器の第２実施例を示すブロッ
ク図。 第４Ａ〜４Ｄ図は本発明の加算器の第３実施例を示すブ
ロック図。 第４図は第４Ｂ〜４Ｄ図の組立図。 第５図、第６図は、不発明に使用する論理ボックスの第
１％第２実施例を示すブロック図。 第７図は、本発明、の加算器のインクＶメント動作を説
明するｔこめのブロック図。 第８図、第９図は、従来の加算器のブロック図。 ｔｏｏ、 ２００．３００．４００，５００．６００．
７００、ｓｏｏ、９０１゜９０２．９０３．９０４．９
０５：セル、１３０．１７５二輪埋ボックス、 １１５．２１５：入力ワイヤ、 １２５．２２５：出力ワイヤ。 出願人 横筒・ヒユーレット・パッカード株式会社代理
人 弁理士 長 谷 川 次 男 Ｆ／Ｇ ５
ブロック図。 第３図は、第１図および第２図の組立図。 第３Ａ図は、本発明の加算器の第２実施例を示すブロッ
ク図。 第４Ａ〜４Ｄ図は本発明の加算器の第３実施例を示すブ
ロック図。 第４図は第４Ｂ〜４Ｄ図の組立図。 第５図、第６図は、不発明に使用する論理ボックスの第
１％第２実施例を示すブロック図。 第７図は、本発明、の加算器のインクＶメント動作を説
明するｔこめのブロック図。 第８図、第９図は、従来の加算器のブロック図。 ｔｏｏ、 ２００．３００．４００，５００．６００．
７００、ｓｏｏ、９０１゜９０２．９０３．９０４．９
０５：セル、１３０．１７５二輪埋ボックス、 １１５．２１５：入力ワイヤ、 １２５．２２５：出力ワイヤ。 出願人 横筒・ヒユーレット・パッカード株式会社代理
人 弁理士 長 谷 川 次 男 Ｆ／Ｇ ５
Claims (1)
- オペランドを導入するオペランド人力手段と、前ステー
ジのセルからの第１甲間バイナリ・トリー直ヲ導入する
トリー人力手段と、前記第１中間バイナリ・ｌ−ＩＪ−
１直と前記オペランドとに基ついて、次ステージのセル
に中間バイナリ・トリー１直を導出するトリー出力手段
と、前記第１中間バイナリφトリー１直と前記オペラン
ドとの関係で決まる演奥結果を導出する出力手段とから
成る加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/578,162 US4700325A (en) | 1984-02-08 | 1984-02-08 | Binary tree calculations on monolithic integrated circuits |
| US578162 | 2000-05-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179840A true JPS60179840A (ja) | 1985-09-13 |
| JPH0552530B2 JPH0552530B2 (ja) | 1993-08-05 |
Family
ID=24311704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021579A Granted JPS60179840A (ja) | 1984-02-08 | 1985-02-05 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4700325A (ja) |
| JP (1) | JPS60179840A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604270B1 (fr) * | 1986-09-22 | 1991-10-18 | Jutand Francis | Additionneur binaire comportant un operande fixe, et multiplieur binaire parallele-serie comprenant un tel additionneur |
| JPH07120267B2 (ja) * | 1987-03-04 | 1995-12-20 | 日本電信電話株式会社 | カウンタ回路 |
| US5047974A (en) * | 1987-11-24 | 1991-09-10 | Harris Corporation | Cell based adder with tree structured carry, inverting logic and balanced loading |
| US5619441A (en) * | 1994-10-14 | 1997-04-08 | International Business Machines Corporation | High speed dynamic binary incrementer |
| US5539332A (en) * | 1994-10-31 | 1996-07-23 | International Business Machines Corporation | Adder circuits and magnitude comparator |
| US5635858A (en) * | 1995-06-07 | 1997-06-03 | International Business Machines, Corporation | Zero-stopping incrementers |
| US6542918B1 (en) * | 1996-06-21 | 2003-04-01 | Ramot At Tel Aviv University Ltd. | Prefix sums and an application thereof |
| US5877972A (en) * | 1997-01-15 | 1999-03-02 | International Business Machines Corporation | High speed incrementer with array method |
| US6539413B1 (en) * | 2000-03-15 | 2003-03-25 | Agere Systems Inc. | Prefix tree adder with efficient sum generation |
| US7505822B2 (en) * | 2003-03-18 | 2009-03-17 | University Of Maryland | Optical interconnect structure in a computer system and method of transporting data between processing elements and memory through the optical interconnect structure |
| US8370115B2 (en) * | 2007-05-15 | 2013-02-05 | Broadcom Corporation | Systems and methods of improved boolean forms |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4951837A (ja) * | 1972-09-20 | 1974-05-20 | ||
| JPS5576442A (en) * | 1978-12-01 | 1980-06-09 | Hitachi Ltd | Binary coded data adder circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3553446A (en) * | 1966-08-04 | 1971-01-05 | Honeywell Inc | Carry determination logic |
| US3728532A (en) * | 1972-01-21 | 1973-04-17 | Rca Corp | Carry skip-ahead network |
| US3987291A (en) * | 1975-05-01 | 1976-10-19 | International Business Machines Corporation | Parallel digital arithmetic device having a variable number of independent arithmetic zones of variable width and location |
| US4052604A (en) * | 1976-01-19 | 1977-10-04 | Hewlett-Packard Company | Binary adder |
| US4153939A (en) * | 1976-01-24 | 1979-05-08 | Nippon Electric Co., Ltd. | Incrementer circuit |
| JPS5384647A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | High-speed adder for binary and decimal |
| US4110832A (en) * | 1977-04-28 | 1978-08-29 | International Business Machines Corporation | Carry save adder |
| US4157590A (en) * | 1978-01-03 | 1979-06-05 | International Business Machines Corporation | Programmable logic array adder |
| US4168530A (en) * | 1978-02-13 | 1979-09-18 | Burroughs Corporation | Multiplication circuit using column compression |
| US4348736A (en) * | 1978-10-05 | 1982-09-07 | International Business Machines Corp. | Programmable logic array adder |
| DE3035631A1 (de) * | 1980-09-20 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaerer mos-paralleladdierer |
| US4425623A (en) * | 1981-07-14 | 1984-01-10 | Rockwell International Corporation | Lookahead carry circuit apparatus |
| US4559608A (en) * | 1983-01-21 | 1985-12-17 | Harris Corporation | Arithmetic logic unit |
-
1984
- 1984-02-08 US US06/578,162 patent/US4700325A/en not_active Expired - Lifetime
-
1985
- 1985-02-05 JP JP60021579A patent/JPS60179840A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4951837A (ja) * | 1972-09-20 | 1974-05-20 | ||
| JPS5576442A (en) * | 1978-12-01 | 1980-06-09 | Hitachi Ltd | Binary coded data adder circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552530B2 (ja) | 1993-08-05 |
| US4700325A (en) | 1987-10-13 |
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Legal Events
| Date | Code | Title | Description |
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