JPH07120267B2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH07120267B2 JPH07120267B2 JP62049616A JP4961687A JPH07120267B2 JP H07120267 B2 JPH07120267 B2 JP H07120267B2 JP 62049616 A JP62049616 A JP 62049616A JP 4961687 A JP4961687 A JP 4961687A JP H07120267 B2 JPH07120267 B2 JP H07120267B2
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- JP
- Japan
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- digit
- binary
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- carry
- circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速動作が可能なカウンタ回路に関するもの
である。
である。
電子計算機等において論理回路等を実現する際に最も一
般的かつ多用される２進カウンタを例にとつて説明す
る。
般的かつ多用される２進カウンタを例にとつて説明す
る。
従来、高速な２進カウント動作は、第４図に示すように
フリツプフロツプを用いた同期カウンタ回路を構成し、
カウント数から定まる初期値をプリセツトした後、カウ
ントアツプしてオーバーフローを検出することにより行
なつていた。41は２進カウンタ回路、42は初期値設定用
のラツチ回路を示す。
フリツプフロツプを用いた同期カウンタ回路を構成し、
カウント数から定まる初期値をプリセツトした後、カウ
ントアツプしてオーバーフローを検出することにより行
なつていた。41は２進カウンタ回路、42は初期値設定用
のラツチ回路を示す。
所望のカウント値が０〜2n+1-1の場合に、（ｎ＋１）個
のフリツプフロツプを接続し、それぞれ最下位からｉ桁
目のフリツプフロツプを同期動作させるためにその桁よ
り下のすべての桁が１の場合を検出する必要がある。従
つて、従来方式によるカウント動作には同期カウンタ最
上位桁のカウントアツプ制御に信号線ｎ個の論理積を必
要とした。
のフリツプフロツプを接続し、それぞれ最下位からｉ桁
目のフリツプフロツプを同期動作させるためにその桁よ
り下のすべての桁が１の場合を検出する必要がある。従
つて、従来方式によるカウント動作には同期カウンタ最
上位桁のカウントアツプ制御に信号線ｎ個の論理積を必
要とした。
大規模で消費電力の少ない集積回路を構成する際にはCM
OS（相補型MOS）回路が多用されるが、CMOS回路ではフ
アンイン数制限値が５程度と小さい。従つて、従来方式
による回路ではフアンイン数の大きい回路を含む為に多
段構成にせざるを得ないため、高速なカウンタ回路を実
現する場合にカウント値の増大に応じて動作速度が低下
するという欠点があつた。
OS（相補型MOS）回路が多用されるが、CMOS回路ではフ
アンイン数制限値が５程度と小さい。従つて、従来方式
による回路ではフアンイン数の大きい回路を含む為に多
段構成にせざるを得ないため、高速なカウンタ回路を実
現する場合にカウント値の増大に応じて動作速度が低下
するという欠点があつた。
本発明は従来の問題点を解決するため、SD（Signed Dig
it）冗長コードの２値符号化方式（２進数の各桁を−1,
0,＋１の３値で表わす）を用いることにより、カウント
値に依存しない一定時間での高速な動作を可能とするカ
ウンタ回路を提供するもので、各桁が零を含む−Ｎから
＋Ｎまでの2N＋１通りの整数値で表現されるＮ進SD冗長
コードの２値化符号化方式を用いたカウンタ回路であつ
て、加算器、中間桁上げ生成部、中間和生成部を有する
１桁分のＮ進SD冗長コード加算器をｎ桁接続し、あらか
じめ計算したプリセツト値をプリセツト回路を備えて構
成したことを特徴としている。
it）冗長コードの２値符号化方式（２進数の各桁を−1,
0,＋１の３値で表わす）を用いることにより、カウント
値に依存しない一定時間での高速な動作を可能とするカ
ウンタ回路を提供するもので、各桁が零を含む−Ｎから
＋Ｎまでの2N＋１通りの整数値で表現されるＮ進SD冗長
コードの２値化符号化方式を用いたカウンタ回路であつ
て、加算器、中間桁上げ生成部、中間和生成部を有する
１桁分のＮ進SD冗長コード加算器をｎ桁接続し、あらか
じめ計算したプリセツト値をプリセツト回路を備えて構
成したことを特徴としている。
本発明は、各デイジツトが零および正負の整数のいずれ
かからなるSD冗長コードの２値符号化方式を用いた加算
器によりカウンタ回路を構成し、カウント値に依存しな
い一定時間で高速なカウント動作を実現することを最も
主要な特徴とする。
かからなるSD冗長コードの２値符号化方式を用いた加算
器によりカウンタ回路を構成し、カウント値に依存しな
い一定時間で高速なカウント動作を実現することを最も
主要な特徴とする。
デイジタル回路を実際に構成する場合には一般に２値論
理が用いられるため電子計算機等においては２進のカウ
ンタが最も一般的でかつ多用される。従つて、本方式に
よる高速カウンタの構成について、以下に２進SD冗長コ
ードの２値符号化方式を用いた加算器による高速カウン
タ回路の構成を例にとつて説明する。
理が用いられるため電子計算機等においては２進のカウ
ンタが最も一般的でかつ多用される。従つて、本方式に
よる高速カウンタの構成について、以下に２進SD冗長コ
ードの２値符号化方式を用いた加算器による高速カウン
タ回路の構成を例にとつて説明する。
SD冗長コードを用いた加算器では、加算を行なう際に桁
上り伝搬が生じない並列加算を行なうことができ、加算
値（加数及び被加数）に依存しない一定時間で加算が行
なえるという特徴がある。
上り伝搬が生じない並列加算を行なうことができ、加算
値（加数及び被加数）に依存しない一定時間で加算が行
なえるという特徴がある。
即ち、２進SD冗長コードを用いた加算器では、以下の２
段階からなる操作によつて桁上げ伝播を生じない加算を
行う。
段階からなる操作によつて桁上げ伝播を生じない加算を
行う。
第一段階では、下位からの桁上げを当該桁で吸収で
きるように、中間結果である中間桁上げおよび中間和を
生成するが、これらの値を下位桁の状態に合わせて設定
する。
きるように、中間結果である中間桁上げおよび中間和を
生成するが、これらの値を下位桁の状態に合わせて設定
する。
第二段階では、下位桁から生じた中間桁上げと当該
桁の中間和を加え、この結果最終的な加算結果を得る。
この時に下位から上位への桁上げ伝播は生じないため、
語長に依らない高速加算が実現できる。
桁の中間和を加え、この結果最終的な加算結果を得る。
この時に下位から上位への桁上げ伝播は生じないため、
語長に依らない高速加算が実現できる。
以上の２段階の操作を、第２図に示すように各当該桁ご
とに並列に実行できるという特徴を有する。この中間和
および中間桁上げの生成のために隣接下位からの桁上げ
予測信号（＝ｃ）を必要とする。この桁上げ予測信号ｃ
は隣接下位桁の値を見て、下位からの桁上げとして＋１
が生じえない場合（ｃ＝１と指示する）、および−１が
生じ得ない場合（ｃ＝０と指示する）を検出する。そし
てこの桁上げ予測信号を受けて中間桁上げおよび中間和
の生成を行う。
とに並列に実行できるという特徴を有する。この中間和
および中間桁上げの生成のために隣接下位からの桁上げ
予測信号（＝ｃ）を必要とする。この桁上げ予測信号ｃ
は隣接下位桁の値を見て、下位からの桁上げとして＋１
が生じえない場合（ｃ＝１と指示する）、および−１が
生じ得ない場合（ｃ＝０と指示する）を検出する。そし
てこの桁上げ予測信号を受けて中間桁上げおよび中間和
の生成を行う。
この桁上げ予測信号ｃは、表１に示す規則に従つて生成
する。即ち、加数ないし被加数の少なくとも何れか一方
が−１の場合には当該桁の加数と被加数の和をとること
により＋１の桁上げを決して生じ得ないのでｃ＝１と
し、その他の加数および被加数の組み合わせについて
は、−１の桁上げを決して生じ得ないのでｃ＝０とし、
これを隣接上位桁に送ることを示している。
する。即ち、加数ないし被加数の少なくとも何れか一方
が−１の場合には当該桁の加数と被加数の和をとること
により＋１の桁上げを決して生じ得ないのでｃ＝１と
し、その他の加数および被加数の組み合わせについて
は、−１の桁上げを決して生じ得ないのでｃ＝０とし、
これを隣接上位桁に送ることを示している。
次に、上記の桁上げ予測信号ｃを受け、当該桁の加数お
よび被加数から中間桁上げと中間和の生成を行う加算規
則を表２に示す。
よび被加数から中間桁上げと中間和の生成を行う加算規
則を表２に示す。
即ち、当該桁の加数と被加数の和が０の場合（加数及び
被加数の組み合わせが０と０、＋１と−１、−１と＋１
の場合）には、下位からの桁上げに依らず桁上げ伝播を
生じないので、中間桁上げと中間和を共に０とする。な
お、表２においてφは隣接下位からの桁上げ予測信号ｃ
が1,0のいずれでも良いことを示し、この時の中間桁上
げ及び中間和はｃに依存しないことを意味する。
被加数の組み合わせが０と０、＋１と−１、−１と＋１
の場合）には、下位からの桁上げに依らず桁上げ伝播を
生じないので、中間桁上げと中間和を共に０とする。な
お、表２においてφは隣接下位からの桁上げ予測信号ｃ
が1,0のいずれでも良いことを示し、この時の中間桁上
げ及び中間和はｃに依存しないことを意味する。
加数と被加数の和が−１の場合（加数及び被加数の組み
合わせが０と−1,−１と０の場合）には、隣接下位から
の桁上げ予測信号ｃを受けて、ｃ＝０の時に中間桁上げ
を０、中間和を−１とし、ｃ＝１の時には、中間桁上げ
を−１、中間和を＋１とする。即ち、加数と被加数の和
が−１の場合には、中間桁上げと中間和をそれぞれ０と
−１あるいは−１と＋１とする２通りの生成法のうちの
一方を隣接桁上げ予測信号に基づいて選択し、当該桁か
ら−１の桁上げが生じ得ないようにする。
合わせが０と−1,−１と０の場合）には、隣接下位から
の桁上げ予測信号ｃを受けて、ｃ＝０の時に中間桁上げ
を０、中間和を−１とし、ｃ＝１の時には、中間桁上げ
を−１、中間和を＋１とする。即ち、加数と被加数の和
が−１の場合には、中間桁上げと中間和をそれぞれ０と
−１あるいは−１と＋１とする２通りの生成法のうちの
一方を隣接桁上げ予測信号に基づいて選択し、当該桁か
ら−１の桁上げが生じ得ないようにする。
加数と被加数の和が−１の場合（加数及び被加数の組み
合わせが０と＋1,＋１と０の場合）には、隣接下位から
の桁上げ予測信号ｃを受けて、ｃ＝０の時に中間桁上げ
を０、中間和を＋１とし、ｃ＝１の時には、中間桁上げ
を＋１、中間和を−１とする。即ち、加数と被加数の和
が−１の場合には、中間桁上げと中間和をそれぞれ０と
＋１あるいは＋１と−１の２通りの生成法のうちの一方
を隣接桁上げ予測信号に基づいて選択し、当該桁から＋
１の桁上げが生じ得ないようにする。
合わせが０と＋1,＋１と０の場合）には、隣接下位から
の桁上げ予測信号ｃを受けて、ｃ＝０の時に中間桁上げ
を０、中間和を＋１とし、ｃ＝１の時には、中間桁上げ
を＋１、中間和を−１とする。即ち、加数と被加数の和
が−１の場合には、中間桁上げと中間和をそれぞれ０と
＋１あるいは＋１と−１の２通りの生成法のうちの一方
を隣接桁上げ予測信号に基づいて選択し、当該桁から＋
１の桁上げが生じ得ないようにする。
また、最下位桁の加算については、隣接下位桁の加数と
被加数が存在しない。この場合には、表１の桁上げ予測
信号生成規則のうちの、加数と被加数がともに０の場合
を適用し、隣接上位への桁上げ予測信号としてｃ＝０を
生成する。
被加数が存在しない。この場合には、表１の桁上げ予測
信号生成規則のうちの、加数と被加数がともに０の場合
を適用し、隣接上位への桁上げ予測信号としてｃ＝０を
生成する。
以上の桁上げ予測信号の生成およびこの桁上げ予測信号
に基づく中間桁上げおよび中間和の生成規則をまとめる
と、それぞれ表１および表２に示す様になる。表の内部
が２段に分かれている場合には、隣接下位から−１の桁
上げが起り得ない場合を上段に、＋１の桁上げが起り得
ない場合を下段に示している。
に基づく中間桁上げおよび中間和の生成規則をまとめる
と、それぞれ表１および表２に示す様になる。表の内部
が２段に分かれている場合には、隣接下位から−１の桁
上げが起り得ない場合を上段に、＋１の桁上げが起り得
ない場合を下段に示している。
以上の加算規則に従つて加算を行なう第２図に示した２
進SD冗長コード加算器の１桁分の加算器の具体的な回路
構成例を第３図に示す。第３図は、各デイジツトが｛＋
1,−1,0｝の何れかからなる２進SD冗長系コードの各デ
イジツトを２値論理で、表３に示す論理のように２進２
ビツト表現し、表１及び表２の２進SD冗長コードによる
加算規則に基づいた加算回路を構成した例であり、第２
図の回路における１桁分のユニツト内の加算器に相当す
る図である。
進SD冗長コード加算器の１桁分の加算器の具体的な回路
構成例を第３図に示す。第３図は、各デイジツトが｛＋
1,−1,0｝の何れかからなる２進SD冗長系コードの各デ
イジツトを２値論理で、表３に示す論理のように２進２
ビツト表現し、表１及び表２の２進SD冗長コードによる
加算規則に基づいた加算回路を構成した例であり、第２
図の回路における１桁分のユニツト内の加算器に相当す
る図である。
なお、２進SD冗長コードの２値符号化方式およびこれを
用いた加算器については例えば特願昭61−46598,特開昭
− 号公報を参照されたい。以下図面にもとづき実施
例について説明する。
用いた加算器については例えば特願昭61−46598,特開昭
− 号公報を参照されたい。以下図面にもとづき実施
例について説明する。
〔実施例〕 第１図は、本発明の一実施例であり、２進SD冗長コード
加算器１、初期値をプリセツトするラツチ回路２および
カウント動作時の値を保持するラツチ回路３、この２値
を切り換えるセレクタ回路４により、２進SD冗長コード
を用いたカウンタ回路を構成している。なお、５は１桁
分のユニツトを示す。
加算器１、初期値をプリセツトするラツチ回路２および
カウント動作時の値を保持するラツチ回路３、この２値
を切り換えるセレクタ回路４により、２進SD冗長コード
を用いたカウンタ回路を構成している。なお、５は１桁
分のユニツトを示す。
カウント動作に先立ち、初期値をプリセツトする。この
初期値は、所望のカウント値だけカウント動作が進んだ
時点で、特定の桁位置だけでオーバーフローが検出でき
るように、カウント値から一意的に予め計算しておく。
このプリセツト操作の後、カウント動作を開始し、定数
（＝＋１）を累算してゆき、既知の桁位置の第３図にお
ける加算和Ｖ（valueビツト）のオーバーフローを検出
した時点でカウント動作を完了する。
初期値は、所望のカウント値だけカウント動作が進んだ
時点で、特定の桁位置だけでオーバーフローが検出でき
るように、カウント値から一意的に予め計算しておく。
このプリセツト操作の後、カウント動作を開始し、定数
（＝＋１）を累算してゆき、既知の桁位置の第３図にお
ける加算和Ｖ（valueビツト）のオーバーフローを検出
した時点でカウント動作を完了する。
ここで、初期値として０を用い、これに１を加算する操
作を幾度も繰返して行うことを想定する。数値の表現形
式として通常の２進数の補数系を用いた場合には表４に
示す様に累算値が変化してゆき、１を加算した時の隣接
上位桁へのオーバーフローは累算値が２の冪乗（2k＝1,
2,4,…）になつた時点で発生する。
作を幾度も繰返して行うことを想定する。数値の表現形
式として通常の２進数の補数系を用いた場合には表４に
示す様に累算値が変化してゆき、１を加算した時の隣接
上位桁へのオーバーフローは累算値が２の冪乗（2k＝1,
2,4,…）になつた時点で発生する。
２進SD冗長コードでは、２の補数系のように２の冪乗で
はなく特殊な値で各桁位置にオーバーフローが発生する
が、２進SD冗長コードによる加算規則に基づいて漸化式
をつくり、このオーバフローする値を予め計算しておく
ことが可能である。
はなく特殊な値で各桁位置にオーバーフローが発生する
が、２進SD冗長コードによる加算規則に基づいて漸化式
をつくり、このオーバフローする値を予め計算しておく
ことが可能である。
即ち、初期値として０（ｎ桁の２進SD冗長コード表現で
ｎ桁すべてが０）を用い、これに１（ｎ桁の２進SD冗長
コード表現は最下位桁のみ＋１、その他のｎ−１個の桁
すべてが０）を加算する操作を幾度も繰返して行うこと
を想定し、表１および表２の２進SD冗長コードによる加
算規則に基づいた回路を構成してこれを実現した場合に
は、累算値の変化は表５に示す様になる。
ｎ桁すべてが０）を用い、これに１（ｎ桁の２進SD冗長
コード表現は最下位桁のみ＋１、その他のｎ−１個の桁
すべてが０）を加算する操作を幾度も繰返して行うこと
を想定し、表１および表２の２進SD冗長コードによる加
算規則に基づいた回路を構成してこれを実現した場合に
は、累算値の変化は表５に示す様になる。
表５において第ｋ桁目にオーバーフロー（則ち最下位か
ら第ｋ桁目の桁の値として０に変わり＋１が出現するこ
と）が発生する値（＝θk）について着目すると、漸化
式は θk＝2k-2＋θk-2＋１ である（但しｋ≧３）。例としてｋが７の場合を表５に
示す。この漸化式を解いて、 θ2j+1＝（22j+1＋3j＋１）/3（奇数） θ2j+2＝（22j+2＋3j＋５）/3（偶数） 〔但しｊは０ないし正の整数である〕 となる。
ら第ｋ桁目の桁の値として０に変わり＋１が出現するこ
と）が発生する値（＝θk）について着目すると、漸化
式は θk＝2k-2＋θk-2＋１ である（但しｋ≧３）。例としてｋが７の場合を表５に
示す。この漸化式を解いて、 θ2j+1＝（22j+1＋3j＋１）/3（奇数） θ2j+2＝（22j+2＋3j＋５）/3（偶数） 〔但しｊは０ないし正の整数である〕 となる。
表５ 初期値０から１を累算していく場合の２進SD冗長
表現値の変化例 ここで、０以外の数値のｎ桁２進冗長コード表現には複
数の方法があり、４より大きい２の幕乗（2k＝4,8,16,
…）についても、表６に示す様に多数の場合が考えられ
る。表１および表２の２進SD冗長コードによる加算規則
を適用して、１（ｎ桁の２進SD冗長コード表現では最下
位桁のみ＋１、その他のｎ−１個の桁すべてが０）を加
算した結果（2k＋１＝5,9,17,…）は、この何れの表現
値を被加数とした場合に対しても表７に示す様に同一の
表現となることがわかる。
表現値の変化例 ここで、０以外の数値のｎ桁２進冗長コード表現には複
数の方法があり、４より大きい２の幕乗（2k＝4,8,16,
…）についても、表６に示す様に多数の場合が考えられ
る。表１および表２の２進SD冗長コードによる加算規則
を適用して、１（ｎ桁の２進SD冗長コード表現では最下
位桁のみ＋１、その他のｎ−１個の桁すべてが０）を加
算した結果（2k＋１＝5,9,17,…）は、この何れの表現
値を被加数とした場合に対しても表７に示す様に同一の
表現となることがわかる。
即ち、カウンタの初期値としてプリセツトする数値ｐ
（2q-1≦2q-1）をどのような２進SD冗長コード表現して
も、表１および表２の２進SD冗長コードによる加算規則
を適用して、１（ｎ桁の２進SD冗長コード表現では最下
位桁のみ＋１、その他のｎ−１個の桁すべてが０）を加
算してゆく操作を繰返し行なつた場合には、累積結果が
2q＋１の時点で表５に示したもの、則ち初期値として０
（ｎ桁の２進SD冗長コード表現でｎ桁すべてが０）を用
い、これに１（ｎ桁の２進SD冗長コード表現は最下位桁
のみ＋１、その他のｎ−１個の桁すべてが０）を加算す
る操作を幾度も繰返して行なつた場合と同一の表現形式
となる。従つて、その後さらに１を加算してゆく操作を
行なつた場合には、累算値は表５と全く同一な変化を辿
ることがわかる。従つて、累算値が2q＋１より大きくな
つた後は第ｋ桁目にオーバーフロー（則ち最下位から第
ｋ桁目の桁の値として０に変わり＋１が出現すること）
が発生する値（＝θk）についても同様な漸化式が成立
することがわかる。
（2q-1≦2q-1）をどのような２進SD冗長コード表現して
も、表１および表２の２進SD冗長コードによる加算規則
を適用して、１（ｎ桁の２進SD冗長コード表現では最下
位桁のみ＋１、その他のｎ−１個の桁すべてが０）を加
算してゆく操作を繰返し行なつた場合には、累積結果が
2q＋１の時点で表５に示したもの、則ち初期値として０
（ｎ桁の２進SD冗長コード表現でｎ桁すべてが０）を用
い、これに１（ｎ桁の２進SD冗長コード表現は最下位桁
のみ＋１、その他のｎ−１個の桁すべてが０）を加算す
る操作を幾度も繰返して行なつた場合と同一の表現形式
となる。従つて、その後さらに１を加算してゆく操作を
行なつた場合には、累算値は表５と全く同一な変化を辿
ることがわかる。従つて、累算値が2q＋１より大きくな
つた後は第ｋ桁目にオーバーフロー（則ち最下位から第
ｋ桁目の桁の値として０に変わり＋１が出現すること）
が発生する値（＝θk）についても同様な漸化式が成立
することがわかる。
上記の理由により、カウント値ｍ（θk-1≦ｍ≦θx）を
実現するには、第ｋ桁目にオーバーフローが発生する値
（＝θk）からカウント値を減算した値を初期値として
プリセツトすることとし、プリセツト値として、通常の
２の補数表現の各桁をそのまま２進SD冗長コードの各桁
に置き換えたもの（則ち、２の補数表現での桁の値が０
ないし１の場合、２進SD冗長コードでの当該桁をそれぞ
れ０ないし＋１にしたもの）を使用する。
実現するには、第ｋ桁目にオーバーフローが発生する値
（＝θk）からカウント値を減算した値を初期値として
プリセツトすることとし、プリセツト値として、通常の
２の補数表現の各桁をそのまま２進SD冗長コードの各桁
に置き換えたもの（則ち、２の補数表現での桁の値が０
ないし１の場合、２進SD冗長コードでの当該桁をそれぞ
れ０ないし＋１にしたもの）を使用する。
例えば、カウント値41の場合は、θ6＝25、θ7＝46であ
るから、初期値として５〔通常の７桁２の補数系コード
（0000101）〕を選び、第１図に示す初期値設定用ラツ
チ回路２に最下位桁より順に＋1,0,＋1,0,0,0,0の７値
をそれぞれプリセツトして、７桁目にオーバーフローが
出現するのを検出すればよい。
るから、初期値として５〔通常の７桁２の補数系コード
（0000101）〕を選び、第１図に示す初期値設定用ラツ
チ回路２に最下位桁より順に＋1,0,＋1,0,0,0,0の７値
をそれぞれプリセツトして、７桁目にオーバーフローが
出現するのを検出すればよい。
以上に説明したように、オーバーフローする値からカウ
ント値を減算することにより、プリセツトする初期値は
予め容易に計算しておくことができる。
ント値を減算することにより、プリセツトする初期値は
予め容易に計算しておくことができる。
本方式によるカウンタ回路を用いた場合には、カウント
値に応じて必要な桁数のカウンタ回路を構成し、カウン
ト値から一意的に定まる初期値をプリセツトし、特定の
桁位置だけのオーバーフローを検出すればよい。
値に応じて必要な桁数のカウンタ回路を構成し、カウン
ト値から一意的に定まる初期値をプリセツトし、特定の
桁位置だけのオーバーフローを検出すればよい。
従つて、従来方式による回路と異なり、カウント値が増
大してもフアンインの大きい回路を含まないため、低消
費電力で大規模な集積回路に多用されるがフアンイン制
限値の小さいCMOS論理回路等で構成する場合にも、カウ
ント値の増大と無関係に一定の動作遅延時間のままで高
速動作を維持できる。
大してもフアンインの大きい回路を含まないため、低消
費電力で大規模な集積回路に多用されるがフアンイン制
限値の小さいCMOS論理回路等で構成する場合にも、カウ
ント値の増大と無関係に一定の動作遅延時間のままで高
速動作を維持できる。
同様にＮ進SD冗長コード加算器についても、加算規則に
基づき漸化式を作り各桁でのオーバーフローする値を計
算し、カウント値に応じた初期値を予め計算することが
可能であり、Ｎ進SD冗長コード加算器、初期値をプリセ
ツトするラツチ回路およびカウント動作時の値を保持す
るラツチ回路、この２つの値を切り換えるセレクタ回路
より、SD冗長コードを用いたカウンタ回路を構成し、高
速なカウント動作を行うことが可能である。
基づき漸化式を作り各桁でのオーバーフローする値を計
算し、カウント値に応じた初期値を予め計算することが
可能であり、Ｎ進SD冗長コード加算器、初期値をプリセ
ツトするラツチ回路およびカウント動作時の値を保持す
るラツチ回路、この２つの値を切り換えるセレクタ回路
より、SD冗長コードを用いたカウンタ回路を構成し、高
速なカウント動作を行うことが可能である。
以上より、本発明によるカウンタ回路をもちいた場合に
は、従来方式による回路と異なり、カウント値が増大し
てもフアンインの大きい回路を含まないため、CMOS論理
回路等で構成する場合にも、カウント値の増大と無関係
に一定の動作遅延時間のままで高速動作を維持できる。
は、従来方式による回路と異なり、カウント値が増大し
てもフアンインの大きい回路を含まないため、CMOS論理
回路等で構成する場合にも、カウント値の増大と無関係
に一定の動作遅延時間のままで高速動作を維持できる。
以上説明したように、本発明は、２進SD冗長コードの２
値符号化方式を用いることにより、カウント値の増大と
無関係に一定の動作遅延時間のままで高速動作を維持可
能なＮ進SD冗長カウンタ回路を提供できる。
値符号化方式を用いることにより、カウント値の増大と
無関係に一定の動作遅延時間のままで高速動作を維持可
能なＮ進SD冗長カウンタ回路を提供できる。
第１図は、本発明の実施の１例で、２進SD冗長コード加
算器、初期値をプリセツトするラツチ回路およびカウン
ト動作時の値を保持するラツチ回路、この２値を切り換
えるセレクタ回路により、２進SD冗長コードを用いたカ
ウンタ回路を構成した図、 第２図は、２進SD冗長コードによる加算器のブロツク構
成図であり、当該桁および隣接下位および隣接上位桁の
各１桁分の加算器とその接続を示す図、 第３図は、第２図の２進SD冗長コード加算器を表１の加
算規則で構成した回路例、 第４図は、フリツプフロツプを用いた同期カウンタ回路
によつて構成した従来手法による２進カウンタ回路であ
る。 １……２進SD冗長コードを用いた加算器 ２……初期値設定用のラツチ回路 ３……中間計数値保持用のラツチ回路 ４……初期値及び中間計数値のセレクト回路 ５……１桁分のユニツト 41……２進カウンタ回路 42……初期値設定用のラツチ回路
算器、初期値をプリセツトするラツチ回路およびカウン
ト動作時の値を保持するラツチ回路、この２値を切り換
えるセレクタ回路により、２進SD冗長コードを用いたカ
ウンタ回路を構成した図、 第２図は、２進SD冗長コードによる加算器のブロツク構
成図であり、当該桁および隣接下位および隣接上位桁の
各１桁分の加算器とその接続を示す図、 第３図は、第２図の２進SD冗長コード加算器を表１の加
算規則で構成した回路例、 第４図は、フリツプフロツプを用いた同期カウンタ回路
によつて構成した従来手法による２進カウンタ回路であ
る。 １……２進SD冗長コードを用いた加算器 ２……初期値設定用のラツチ回路 ３……中間計数値保持用のラツチ回路 ４……初期値及び中間計数値のセレクト回路 ５……１桁分のユニツト 41……２進カウンタ回路 42……初期値設定用のラツチ回路
Claims (1)
- 【請求項１】各桁が零を含む−Ｎから＋Ｎまでの2N＋１
通りの整数値で表現されるＮ進SD冗長コードの２値化符
号化方式を用いたカウンタ回路であつて、 加算器、中間桁上げ生成部、中間和生成部を有する１桁
分のＮ進SD冗長コード加算器をｎ桁接続し、 あらかじめ計算したプリセツト値をプリセツトするプリ
セツト回路を備えてなる ことを特徴とするカウンタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049616A JPH07120267B2 (ja) | 1987-03-04 | 1987-03-04 | カウンタ回路 |
| US07/162,096 US4837791A (en) | 1987-03-04 | 1988-02-29 | Counter |
| EP88103151A EP0281094B1 (en) | 1987-03-04 | 1988-03-02 | Counter |
| DE3889746T DE3889746T2 (de) | 1987-03-04 | 1988-03-02 | Zähler. |
| CA000560385A CA1291267C (en) | 1987-03-04 | 1988-03-03 | Counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049616A JPH07120267B2 (ja) | 1987-03-04 | 1987-03-04 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63216132A JPS63216132A (ja) | 1988-09-08 |
| JPH07120267B2 true JPH07120267B2 (ja) | 1995-12-20 |
Family
ID=12836165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049616A Expired - Fee Related JPH07120267B2 (ja) | 1987-03-04 | 1987-03-04 | カウンタ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4837791A (ja) |
| EP (1) | EP0281094B1 (ja) |
| JP (1) | JPH07120267B2 (ja) |
| CA (1) | CA1291267C (ja) |
| DE (1) | DE3889746T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606326B2 (ja) * | 1988-10-25 | 1997-04-30 | 日本電気株式会社 | 乗算器 |
| JPH07120929B2 (ja) * | 1990-10-29 | 1995-12-20 | 三菱電機株式会社 | パルス発生回路 |
| KR100308205B1 (ko) * | 1998-09-29 | 2001-11-30 | 윤종용 | 저전력소모카운터 |
| US7397056B2 (en) * | 2005-07-06 | 2008-07-08 | Asml Netherlands B.V. | Lithographic apparatus, contaminant trap, and device manufacturing method |
| US7830729B2 (en) * | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
| US8667045B1 (en) | 2011-05-11 | 2014-03-04 | Altera Corporation | Generalized parallel counter structures in logic devices |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3375358A (en) * | 1965-08-30 | 1968-03-26 | Fabri Tek Inc | Binary arithmetic network |
| US3462589A (en) * | 1965-12-22 | 1969-08-19 | Bell Telephone Labor Inc | Parallel digital arithmetic unit utilizing a signed-digit format |
| US3946219A (en) * | 1974-12-24 | 1976-03-23 | Veeder Industries, Inc. | Multiple purpose electronic counting system |
| JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
| JPS5686535A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Program counter circuit |
| US4751631A (en) * | 1983-02-04 | 1988-06-14 | Signal Processing Systems, Inc. | Apparatus for fast generation of signal sequences |
| US4700325A (en) * | 1984-02-08 | 1987-10-13 | Hewlett-Packard Company | Binary tree calculations on monolithic integrated circuits |
| JPS6126332U (ja) * | 1984-07-20 | 1986-02-17 | カルソニックカンセイ株式会社 | 積算計回路 |
| US4623982A (en) * | 1985-06-10 | 1986-11-18 | Hewlett-Packard Company | Conditional carry techniques for digital processors |
-
1987
- 1987-03-04 JP JP62049616A patent/JPH07120267B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-29 US US07/162,096 patent/US4837791A/en not_active Expired - Fee Related
- 1988-03-02 EP EP88103151A patent/EP0281094B1/en not_active Expired - Lifetime
- 1988-03-02 DE DE3889746T patent/DE3889746T2/de not_active Expired - Fee Related
- 1988-03-03 CA CA000560385A patent/CA1291267C/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会論文誌Ｊ６７−Ｄ〔４〕（１９８４）Ｐ．４５０−４５７ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4837791A (en) | 1989-06-06 |
| EP0281094A3 (en) | 1990-05-09 |
| EP0281094A2 (en) | 1988-09-07 |
| DE3889746T2 (de) | 1994-09-08 |
| EP0281094B1 (en) | 1994-06-01 |
| DE3889746D1 (de) | 1994-07-07 |
| CA1291267C (en) | 1991-10-22 |
| JPS63216132A (ja) | 1988-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |