KR100308205B1 - 저전력소모카운터 - Google Patents

저전력소모카운터 Download PDF

Info

Publication number
KR100308205B1
KR100308205B1 KR1019980040586A KR19980040586A KR100308205B1 KR 100308205 B1 KR100308205 B1 KR 100308205B1 KR 1019980040586 A KR1019980040586 A KR 1019980040586A KR 19980040586 A KR19980040586 A KR 19980040586A KR 100308205 B1 KR100308205 B1 KR 100308205B1
Authority
KR
South Korea
Prior art keywords
adder
bit
signal
clock
register
Prior art date
Application number
KR1019980040586A
Other languages
English (en)
Other versions
KR20000021485A (ko
Inventor
김양호
김용천
임경묵
정세웅
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980040586A priority Critical patent/KR100308205B1/ko
Priority to US09/407,742 priority patent/US6434588B1/en
Publication of KR20000021485A publication Critical patent/KR20000021485A/ko
Application granted granted Critical
Publication of KR100308205B1 publication Critical patent/KR100308205B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

개시되는 이진 카운터는 n-비트 입력 신호의 하위 m-비트에 '1'을 더하고, 상기 하위 m-비트가 모두 '1'일 때 캐리 신호를 출력하는 제 1 애더와; 상기 n-비트 입력 신호의 상위 (n-m)-비트에 상기 캐리 신호를 더하는 제 2 애더와; 클럭 신호에 동기되어 상기 제 1 애더의 출력을 저장하는 제 1 레지스터와; 상기 클럭 신호에 동기되어 상기 제 2 애더의 출력을 저장하는 제 2 레지스터 및; 상기 제 1 애더로 공급되는 상기 클럭 신호를 받아들이고, 상기 제 1 애더가 캐리 신호를 발생할 때 상기 클럭 신호를 상기 제 2 레지스터로 공급하는 클럭 게이트 수단을 포함한다. 상기 m-비트의 비트 폭은 [(n-m)/2n+ m]의 값을 최소로 하는 m(m은 양의 정수)에 의해 결정된다. 상기 제 2 레지스터는 상기 제 1 애더의 캐리 신호 Cm-1가 '1'일 때 클럭 신호를 인가받는다. 이러한 이진 카운터는 상기 제 2 레지스터에 불필요한 클럭 토글링을 방지함으로써 불필요한 전력이 소모되는 것을 방지한다.

Description

저전력 소모 카운터(LOW-POWER CONSUMPTION COUNTER)
본 발명은 이진 카운터에 관한 것으로, 좀 더 구체적으로는 저전력 소모 이진 카운터에 관한 것이다.
카운터(counter)는 입력 펄스 신호에 따라 미리 정해진 순서대로 값을 증가 또는 감소하는 상태 변이가 진행된다. 카운터는 어떤 사건의 발생 횟수를 세거나, 동작순서를 제어하는 타이밍 신호를 만드는 데 사용된다. 근래에
이진 카운터(binary counter)는 증가(increment) 동작에서 이진 순서(0000→0001→0010→0011→…)에 따라 그 출력이 변화된다. n 개의 플립플롭(flipflop)을 갖는 n-비트 이진 카운터는 0에서 (2n-1)까지 카운트한다. 상기 n 개의 플립플롭들은 일반적으로 클럭 신호에 동기되어 동작한다.
이진수의 진행 순서는, 최하위 비트(Least Significant Bit; LSB)는 매 카운트마다 변하고(complemented), 나머지 비트들은 그보다 아래의 모든 비트가 1이 된 다음의 카운트에서 그 값이 변한다. 예를 들어, 4-비트 이진수 '0111'(십진수 7)에서 '1000' (십진수 8)으로 가는 이진 카운트는 (a) 최하위 비트를 보수화하고, (b) '0111'의 첫 번째 비트가 '1'이므로 두 번째 비트를 보수화하며, (c) '0111'의 처음 두 비트가 '1'이므로 세 번째 비트도 보수화하고, (d) 처음 세 비트가 '1'이므로 최종적으로 네 번째 비트를 보수화 함으로써 얻을 수 있다.
상술한 바와 같이, n-비트 이진 카운터의 상위 (n-m)-비트는 하위 m-비트가 모두 '1'이 된 후 다음 증가 동작에서 변화된다. 다시 말하면, 하위 m-비트가 모두 '1'이 될 때까지 상위 (n-m)-비트는 변화되지 않는다.
그러나, 종래의 일반적인 n-비트 이진 카운터는 증가 동작에서 데이터의 변화가 없는 상위 (n-m)-비트에 대응하는 플립플롭들에도 클럭을 인가하여 불필요한 전력이 소모되는 문제가 있었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 불필요한 전력 소모를 방지하기 위한 클럭 게이팅 회로를 갖는 카운터를 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 n-비트 이진 카운터의 구성을 보여주는 블록도; 그리고,
도 2는 n-비트 이진 카운터의 m의 값이 '0' 부터 'n' 까지 변화될 때, 클럭 신호(Clock)가 한번 토글될 때마다 트리거되는 플립플롭의 수를 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 제 1 애더 20 : 제 2 애더
30 : 제 1 레지스터 40 : 제 2 레지스터
50 : 앤드 게이트
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 이진 카운터는: n-비트 입력 신호의 하위 m-비트에 '1'을 더하고, 상기 하위 m-비트가 모두 '1'일 때 캐리 신호를 출력하는 제 1 애더와; 상기 n-비트 입력 신호의 상위 (n-m)-비트에 상기 캐리 신호를 더하는 제 2 애더와; 클럭 신호에 동기되어 상기 제 1 애더의 출력을 저장하는 제 1 레지스터와; 상기 클럭 신호에 동기되어 상기 제 2 애더의 출력을 저장하는 제 2 레지스터 및; 상기 제 1 애더로 공급되는 상기 클럭 신호를 받아들이고, 상기 제 1 애더가 캐리 신호를 발생할 때 상기 클럭 신호를 상기 제 2 레지스터로 공급하는 클럭 게이트 수단을 포함하고, 상기 n-비트 입력 신호는 상기 제 1 레지스터와 제 2 레지스터의 출력들로 이루어진다.
바람직한 실시예에 있어서, 상기 m-비트의 비트 폭은 [(n-m)/2n+ m]의 값을 최소로 하는 m(m은 양의 정수)에 의해 결정된다.
바람직한 실시예에 있어서, 상기 클럭 게이트 수단은, 상기 제 1 애더로 공급되는 상기 클럭 신호와 상기 캐리 신호를 입력받아 조합하여 상기 제 2 레지스터로 공급되는 클럭 신호를 출력하는 앤드 게이트를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 애더는 상기 하위 m-비트의 각각의 비트를 입력받는 직렬로 연결된 m 개의 하프-애더들을 포함하되, 상기 하프-애더 각각은 전단의 캐리 신호와 상기 하위 m-비트 중 대응하는 비트를 입력받아 더하고, 상기 하프-애더 중 첫 번째 단의 하프-애더는 상기 '1'을 캐리 신호로서 입력받는다.
바람직한 실시예에 있어서, 상기 제 2 애더는 상기 상위 (n-m)-비트의 각각의 비트를 입력받는 직렬로 연결된 (n-m) 개의 하프-애더들을 포함하되, 상기 하프-애더 각각은 전단의 캐리 신호 와 상기 상위 (n-m)-비트 중 대응하는 비트를 입력받아 더하고, 상기 하프-애더 중 첫 번째 단의 하프-애더는 상기 제 1 애더로부터 출력되는 상기 캐리 신호를 캐리 신호로서 입력받는다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 및 도 2를 참조하여 상세히 설명한다.
본 발명의 신규한 이진 카운터는 n-비트 입력 신호의 하위 m-비트에 '1'을 더하고, 상기 하위 m-비트가 모두 '1'일 때 캐리 신호를 출력하는 제 1 애더와; 상기 n-비트 입력 신호의 상위 (n-m)-비트에 상기 캐리 신호를 더하는 제 2 애더와; 클럭 신호에 동기되어 상기 제 1 애더의 출력을 저장하는 제 1 레지스터와; 상기 클럭 신호에 동기되어 상기 제 2 애더의 출력을 저장하는 제 2 레지스터 및; 상기 제 1 애더로 공급되는 상기 클럭 신호를 받아들이고, 상기 제 1 애더가 캐리 신호를 발생할 때 상기 클럭 신호를 상기 제 2 레지스터로 공급하는 클럭 게이트 수단을 포함한다. 상기 m-비트의 비트 폭은 [(n-m)/2n+ m]의 값을 최소로 하는 m(m은 양의 정수)에 의해 결정된다. 상기 제 2 레지스터는 상기 제 1 애더의 캐리 신호 Cm-1가 '1'일 때 클럭 신호를 인가받는다. 이러한 이진 카운터는 상기 제 2 레지스터에 불필요한 클럭 토글링을 방지함으로써 불필요한 전력이 소모되는 것을 방지한다.
도 1은 본 발명의 바람직한 실시예에 따른 n-비트 이진 카운터의 구성을 보여주고 있다.
도 1을 참조하면, n-비트 이진 카운터는 제 1 애더(Adder)(10)와 제 2 애더(20), 제 1 레지스터(30)와 제 2 레지스터(40) 그리고 앤드 게이트(AND gate)(50)를 포함한다.
상기 제 1 애더(10)는 n 비트 입력 신호 가운데 하위 m 비트의 각각의 비트를 입력받는 직렬로 연결된 m 개의 하프 애더(10_0, …, 10_(m-2), 10_(m-1))들을 포함한다. 상기 하프-애더 중 첫 번째 단의 하프-애더(10_0)는 '1'을 캐리 신호로서 입력받고, 상기 하위 m-비트 중 최하위 비트를 입력받아 더한다. 나머지 하프 애더(10_1, …, 10_(m-2), 10_(m-1))들 각각은 전단의 캐리 신호(C0, Cm-2, Cm-1)들과 상기 하위 m-비트 중 상위 (m-1)-비트를 입력받아 더한다. 즉, 상기 제 1 애더(10)는 상기 하위 m-비트에 '1'을 더하고, 상기 하위 m 비트가 모두 '1'일 때 캐리 신호(Cout)를 출력한다.
상기 제 2 애더(20)는 n-비트 입력 신호 가운데 하위 m-비트의 각각의 비트를 입력받는 직렬로 연결된 (n-m)-개의 하프 애더(20_m, …,20_(n-2), 20_(n-1))들을 포함한다. 상기 하프-애더 중 첫 번째 단의 하프-애더(20_m)는 상기 제 1 애더(10)로부터 출력되는 캐리 신호(Cout)를 캐리 신호로서 입력받고, 상기 상위 (n-m)-비트 중 최하위 비트를 입력받아 더한다. 나머지 하프 애더(20_(m+1),…,20_(n-1))들 각각은 전단의 캐리 신호(Cm, …, Cn-2)들과 상기 상위 (n-m)-비트 중 상위 (n-m-1)-비트를 입력받아 더한다. 즉, 상기 제 2 애더(20)는 상기 n-비트 입력 신호의 상위 (n-m)-비트에 상기 캐리 신호(Cout)를 더한다.
상기 제 1 레지스터(30)는 m 개의 디-플립플롭(D-flipflop)들(30_0, …, 30_(m-2), 30_(m-1))을 포함하는 m-비트 레지스터로 구성되고, 클럭 신호(Clock)에 동기되어 상기 제 1 애더(10)의 출력을 저장한다. 상기 제 1 레지스터(30)는 상기 클럭 신호(Clock)를 직접 인가받아 동작한다.
상기 제 2 레지스터(40)는 (n-m) 개의 디-플립플롭(D-flipflop)들(40_m, …, 40_(n-2), 40_(n-1))을 포함하는 (n-m)-비트 레지스터로 구성되고, 앤드 게이트(50)로부터 출력되는 클럭 신호(H_Clock)에 동기되어 상기 제 2 애더(20)의 출력을 저장한다.
상기 앤드 게이트(50)는 상기 제 1 애더(10)로 공급되는 클럭 신호(Clock)와 상기 제 1 애더(10)로부터 출력되는 캐리 신호(Cout)를 입력받아 조합하여 상기 제 2 레지스터로 공급되는 클럭 신호(H_Clock)를 출력한다. 즉, 상기 제 1 애더(10)로부터 출력되는 캐리 신호(Cout)는 클럭 게이팅 소자인 상기 앤드 게이트(50)의 인에이블(enable) 신호가 된다.
상술한 바와 같은 n-비트 이진 카운터에서 클럭 신호(Clock)가 한번 토글(toggle)될 때 동작하는 전체 레지스터의 수(즉, 클럭 토글 수)는 [수학식 1]과 같다.
[수학식 1]
상기 [수학식 1]에서 n은 카운터의 비트 폭(bit width)을 나타내며, m은 클럭 신호(Clock)를 직접 인가받는 플립플롭의 수를 나타낸 것이다. 이 때, 상기 n과 m은 양의 정수이다.
도 2는 상기 [수학식 1]을 참조하여, n-비트 이진 카운터의 m의 값이 '0' 부터 'n' 까지 변화될 때, 클럭 신호(Clock)가 한번 토글될 때마다 트리거(trigger)되는 플립플롭의 수를 보여주는 그래프이다.
도 2에 도시된 바와 같이, 클럭 신호(Clock)가 한번 토글될 때마다 트리거되는 플립플롭의 수는 m의 값이 '0'에서 x 지점까지는 감소하다가 x 지점 이후에는 점점 증가한다. 즉, m의 값이 x 일 때 클럭 신호(Clock)가 한번 토글될 때마다 트리거되는 플립플롭의 수는 최소가 된다.
상기 x 값 다시 말하면, 상기 클럭 신호(Clock)가 한번 토글될 때 동작하는 전체 플립플롭(T(m))의 수가 최소가 되게 하는 m의 값은 상기 T(m)을 m으로 편미분하여 그 값이 '0'이 되는 값이다. 이것을 수학식으로 표현하면 [수학식 2]와 같다.
[수학식 2]
상기 [수학식 2]를 만족하는 m은 n-비트 이진 카운터의 하위 m-비트의 비트 폭(bit width)을 결정한다. 그러나, 상기 [수학식 2]를 만족하는 양의 정수 m의 값을 구하는 데에는 어려움이 있으므로, 다음과 같은 방법으로 최적의 m의 값을 구한다.
[수학식 3]과 [수학식 4]는 상기 m의 값을 구하기 위한 더욱 용이한 방법을 보여주고 있다.
[수학식 3]
T(m) ≤ T(m-1)
[수학식 4]
T(m) ≤ T(m+1)
상기 [수학식 3]과 [수학식 4]를 연립부등식으로 표현하면 [수학식 5]와 같다.
[수학식 5]
(2m+m-2) ≤ n ≤ (2m+1-1)
다음 [표 1]은 상기 [수학식 5]를 만족하는 n과 m을 정리하여 보여준다.
[표 1]
n m
4 ~ 9 2
9 ~ 18 3
18 ~ 35 4
: :
상기 [표 1]에 나타난 바와 같이, 4-비트 이진 카운터는 m이 '2'일 때 클럭 신호(Clock)가 한번 토글(toggle)될 때 동작하는 전체 플립플롭의 수가 최소가 된다.
예를 들어, 20-비트 이진 카운터의 경우, 종래 기술에 의하면 클럭 신호(Clock)가 한번 토글(toggle)될 때 동작하는 전체 플립플롭의 수는 20 개 이다.
상술한 바와 같은 본 발명에 따른 20-비트 이진 카운터는 상기 [표 1]에서 n=20 일 때 m은 4이므로, 클럭 신호(Clock)가 한번 토글(toggle)될 때 동작하는 전체 플립플롭의 수는 [수학식 1]을 참조하여 계산하면 [수학식 6]과 같다.
[수학식 6]
즉, 클럭 신호(Clock)가 한번 토글될 때 동작하는 전체 플립플롭의 수는 평균 5 개 이다.
도 1에 도시된 바와 같이, 클럭 게이팅 소자인 앤드 게이트(50)가 포함되어 있으므로, 클럭의 로드(load)로 간주하면, 이득 η는 [수학식 7]과 같다.
[수학식 7]
상기 [수학식 7]에서 알 수 있듯이, 본 발명의 바람직한 실시예에 따른 20-비트 이진 카운터는 종래보다 70%의 이득을 얻을 수 있다.
상술한 바와 같이, 본 발명의 n-비트 이진 카운터는 [수학식 1] ~ [수학식 5]에서 구한 최적한 m의 값에 따라 제 1 애더(10) 및 제 1 레지스터(30)의 비트 폭이 결정된다. 제 2 애더(20) 및 제 2 레지스터(40)의 비트 폭은 (n-m)이 된다. 상기 제 1 레지스터(30)를 구성하는 m 개의 디-플립플롭들(30_0, …, 30_(m-2), 30_(m-1))에는 클럭 신호(Clock)가 직접 인가된다. 상기 제 2 레지스터(40)를 구성하는 (n-m) 개의 디-플립플롭들(40_m, …, 40_(n-2), 40_(n-1))에는 앤드 게이트(50)에서 출력되는 클럭 신호(H_Clock)가 인가된다. 즉, 상기 제 2 레지스터(40)를 구성하는 (n-m) 개의 디-플립플롭들(40_m, …, 40_(n-2), 40_(n-1))에는 상기 제 1 애더(10)로 입력되는 하위 m-비트의 신호가 모두 '1'일 때 발생하는 캐리 신호(Cout)에 의해 클럭 신호(H_Clock)가 인가된다.
따라서, 제 2 레지스터(40)의 (n-m) 개의 디-플립플롭들(40_m, …, 40_(n-2), 40_(n-1))들은 클럭 신호(Clock)가 2m번 토글될 때 앤드 게이트(50)로부터 클럭 신호(H_Clock)가 한 번 인가된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 상기 제 2 레지스터에 불필요한 클럭 토글링을 방지함으로써 불필요한 전력이 소모되는 것을 방지한다.

Claims (4)

  1. 이진 카운터에 있어서: n-비트 입력 신호의 하위 m-비트에 '1'을 더하고, 상기 하위 m-비트가 모두 '1'일 때 캐리 신호를 출력하는 제 1 애더와; 상기 n-비트 입력 신호의 상위 (n-m)-비트에 상기 캐리 신호를 더하는 제 2 애더와; 제 1 클럭 신호에 동기되어 상기 제 1 애더의 출력을 저장하는 제 1 레지스터와; 제 2 클럭 신호에 동기되어 상기 제 2 애더의 출력을 저장하는 제 2 레지스터 및; 상기 제 1 클럭 신호와 상기 캐리 신호를 받아들이고, 그리고 상기 제 1 애더가 상기 캐리 신호를 발생할 때 상기 제 2 클럭 신호를 발생하는 수단을 포함하고, 상기 n-비트 입력 신호는 상기 제 1 레지스터와 제 2 레지스터의 출력들로 이루어지며, 상기 제 1 애더는 상기 하위 m-비트의 각각의 비트를 입력받는 직렬로 연결된 m 개의 하프-애더들을 포함하되, 상기 m 개의하프-애더 각각은 전단의 캐리 신호와 상기 하위 m-비트 중 대응하는 비트를 입력받아 더하고, 상기 m 개의 하프-애더 중 첫 번째 단의 하프-애더는 상기 '1'을 캐리 신호로서 입력받고, 상기 제 2 애더는 상기 상위 (n-m)-비트의 각각의 비트를 입력받는 직렬로 연결된 (n-m) 개의 하프-애더들을 포함하되, 상기 (n-m) 개의 하프-애더 각각은 전단의 캐리 신호와 상기 상위 (n-m)-비트 중 대응하는 비트를 입력받아 더하고, 상기 (n-m) 개의 하프-애더 중 첫 번째 단의 하프-애더는 상기 제 1 애더로부터 출력되는 상기 캐리 신호를 캐리 신호로서 입력받는 것을 특징으로 하는 이진 카운터.
  2. 제1항에 있어서, 상기 m-비트의 비트 폭은 [(n-m)/2n+ m]의 값을 최소로 하는 m(m은 양의 정수)에 의해 결정되는 것을 특징으로 하는 이진 카운터.
  3. 제1항에 있어서, 상기 클럭 발생 수단은, 상기 제 1 클럭 신호와 상기 캐리 신호를 논리곱하여 출력하는 앤드 게이트를 포함하는 것을 특징으로 하는 이진 카운터.
  4. 제1항에 있어서, 상기 클럭 발생 수단은, 상기 제 1 클럭 신호와 상기 캐리 신호를 입력받아 논리 조합하여 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 이진 카운터.
KR1019980040586A 1998-09-29 1998-09-29 저전력소모카운터 KR100308205B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980040586A KR100308205B1 (ko) 1998-09-29 1998-09-29 저전력소모카운터
US09/407,742 US6434588B1 (en) 1998-09-29 1999-09-28 Binary counter with low power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980040586A KR100308205B1 (ko) 1998-09-29 1998-09-29 저전력소모카운터

Publications (2)

Publication Number Publication Date
KR20000021485A KR20000021485A (ko) 2000-04-25
KR100308205B1 true KR100308205B1 (ko) 2001-11-30

Family

ID=19552402

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980040586A KR100308205B1 (ko) 1998-09-29 1998-09-29 저전력소모카운터

Country Status (2)

Country Link
US (1) US6434588B1 (ko)
KR (1) KR100308205B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002358010A (ja) * 2001-05-31 2002-12-13 Mitsubishi Electric Corp べき乗剰余演算器
JP4360792B2 (ja) * 2002-09-30 2009-11-11 株式会社ルネサステクノロジ べき乗剰余演算器
US8683334B2 (en) * 2005-08-19 2014-03-25 Intervoice Limited Partnership System and method for sharing access to service provider controls and subscriber profile data across multiple applications in a user interactive system
CN101854259B (zh) * 2010-06-04 2014-03-19 中兴通讯股份有限公司 一种数据包的计数方法及系统
US8667045B1 (en) 2011-05-11 2014-03-04 Altera Corporation Generalized parallel counter structures in logic devices
US8983023B2 (en) 2013-07-04 2015-03-17 Freescale Semiconductor, Inc. Digital self-gated binary counter
US9294099B2 (en) 2013-12-27 2016-03-22 Freescale Semiconductor, Inc. Hybrid synchronous/asynchronous counter
US20220269484A1 (en) * 2021-02-19 2022-08-25 Verisilicon Microelectronics (Shanghai) Co., Ltd. Accumulation Systems And Methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07212223A (ja) * 1994-01-20 1995-08-11 Advantest Corp 多ビットカウンタ

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4092522A (en) 1977-01-03 1978-05-30 Honeywell Information Systems Inc. 5-Bit counter/shift register utilizing current mode logic
FR2492563B1 (fr) 1980-10-20 1986-08-14 Dassault Electronique Dispositif pour le comptage d'impulsions de frequence elevee
CA1145399A (en) 1980-10-28 1983-04-26 Hendrik M. Wondergem Frequency counter
US4587665A (en) 1982-10-15 1986-05-06 Matsushita Electric Industrial Co., Ltd. Binary counter having buffer and coincidence circuits for the switched bistable stages thereof
JPH07120267B2 (ja) * 1987-03-04 1995-12-20 日本電信電話株式会社 カウンタ回路
US5023893A (en) 1988-10-17 1991-06-11 Advanced Micro Devices, Inc. Two phase non-overlapping clock counter circuit to be used in an integrated circuit
US5045854A (en) 1990-03-01 1991-09-03 Hewlett-Packard Company Integrated high speed synchronous counter with asynchronous read-out
US5164969A (en) 1991-07-12 1992-11-17 Hewlett-Packard Company Programmable max/min counter for performance analysis of computer systems
US5369309A (en) 1991-10-30 1994-11-29 Harris Corporation Analog-to-digital converter and method of fabrication
US5425074A (en) 1993-12-17 1995-06-13 Intel Corporation Fast programmable/resettable CMOS Johnson counters
JPH0816364A (ja) * 1994-04-26 1996-01-19 Nec Corp カウンタ回路とそれを用いたマイクロプロセッサ
US5504698A (en) * 1994-05-17 1996-04-02 Silicon Graphics, Inc. Compact dual function adder
US5635858A (en) * 1995-06-07 1997-06-03 International Business Machines, Corporation Zero-stopping incrementers
US6347327B1 (en) * 1997-12-11 2002-02-12 Intrinsity, Inc. Method and apparatus for N-nary incrementor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07212223A (ja) * 1994-01-20 1995-08-11 Advantest Corp 多ビットカウンタ

Also Published As

Publication number Publication date
KR20000021485A (ko) 2000-04-25
US6434588B1 (en) 2002-08-13

Similar Documents

Publication Publication Date Title
US5748949A (en) Counter having programmable periods and method therefor
EP0955576A1 (en) High-speed digital accumulator with wide dynamic range
US6961402B1 (en) High-speed synchronous counters with reduced logic complexity
JPH0650462B2 (ja) シフト数制御回路
KR100308205B1 (ko) 저전력소모카운터
EP0416869B1 (en) Digital adder/accumulator
US5467298A (en) Multivalued adder having capability of sharing plural multivalued signals
US6127863A (en) Efficient fractional divider
US6442579B1 (en) Low power linear feedback shift registers
JP2639410B2 (ja) ロード可能なリプルカウンタ
US6055557A (en) Adder circuit and method therefor
Gassoumi et al. Division circuit using reversible logic gates
KR100718050B1 (ko) 카운터 회로 및 그 동작 방법
US6738792B1 (en) Parallel mask generator
JP2766133B2 (ja) パラレル・シリアル・データ変換回路
KR20010014902A (ko) 3입력 분할 가산기
US4070664A (en) Key controlled digital system having separated display periods and key input periods
US20070050435A1 (en) Leading-Zero Counter and Method to Count Leading Zeros
US5982314A (en) Self-timed multiplier for gain compensation and reduced latency in analog to digital converters
Manjunatha et al. Low Power VLSI Design for Power and Area Effective Utilisation of Carry Select Adder
US6115444A (en) Energy conserving counter using terminal count value and method therefor
JP3530547B2 (ja) 結果のバイアス制御を有する最小遅延の先行１検出器
US5237597A (en) Binary counter compiler with balanced carry propagation
KR0143245B1 (ko) 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 장치
JP2794950B2 (ja) 積分回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee