JP2639410B2 - ロード可能なリプルカウンタ - Google Patents
ロード可能なリプルカウンタInfo
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- JP2639410B2 JP2639410B2 JP1049708A JP4970889A JP2639410B2 JP 2639410 B2 JP2639410 B2 JP 2639410B2 JP 1049708 A JP1049708 A JP 1049708A JP 4970889 A JP4970889 A JP 4970889A JP 2639410 B2 JP2639410 B2 JP 2639410B2
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- bit
- output
- flip
- flop
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ロード可能なリプルカウンタに係る。
従来の技術 カウンタは、逐次の入力パルスをカウントし、カウン
トした値を指示する並列出力を発生する。リプルカウン
タは、通常、各クロックパルスの際にそれらの出力を交
番するように構成されたフリップ−フロップを用いてい
る。Ｎビットのリプルカウンタは、チェーン状に接続さ
れたＮ個のフリップ−フロップを用いていて、各フリッ
プ−フロップの出力が互いに次のフリップ−フロップを
クロックすると共に、カウンタのＮビット並列出力の１
つのビットとして使用されるようになっている。このよ
うな構成のリプルカウンタがミルマンの「マイクロエレ
クトロニック」（マグロ−ヒル1979）第220−222頁に説
明されている。
トした値を指示する並列出力を発生する。リプルカウン
タは、通常、各クロックパルスの際にそれらの出力を交
番するように構成されたフリップ−フロップを用いてい
る。Ｎビットのリプルカウンタは、チェーン状に接続さ
れたＮ個のフリップ−フロップを用いていて、各フリッ
プ−フロップの出力が互いに次のフリップ−フロップを
クロックすると共に、カウンタのＮビット並列出力の１
つのビットとして使用されるようになっている。このよ
うな構成のリプルカウンタがミルマンの「マイクロエレ
クトロニック」（マグロ−ヒル1979）第220−222頁に説
明されている。
ロード可能なＮビットのリプルカウンタは、Ｎビット
の並列入力がロードされて、そのロードされた数でカウ
ントが開始されるようになっている。公知の一般的なロ
ード可能なリプルカウンタの一例が第１図に示されてお
り、これについては以下で詳細に説明する。
の並列入力がロードされて、そのロードされた数でカウ
ントが開始されるようになっている。公知の一般的なロ
ード可能なリプルカウンタの一例が第１図に示されてお
り、これについては以下で詳細に説明する。
発明の構成 本発明の一つの特徴によるロード可能なＮビットリプ
ルカウンタは、Ｎビットカウンタ出力の単一ビット出力
を各々発生するＮ個のビットサブ回路を有し、より下位
のビットのビットサブ回路がその次に上位のビットとビ
ットサブ回路をクロックするようになっており、各ビッ
トサブ回路は、クロック入力、クリア入力、Ｄ入力、真
の出力および補数出力を有するフリップ−フロップと、
ビットロード素子としての排他的ノアゲートとを備え、
上記フリップ−フロップは、上記補数出力を上記Ｄ入力
に接続することにより上記クロック入力にクロックパル
スを受け取るたびに上記真の出力を交番させるように構
成されており、該フリップ−フロップは、上記クリア入
力にフリップ−フロップ制御信号が印加されたときに上
記フリップ−フロップがクリアされて上記真の出力が低
レベルにされ、該低レベルの状態は、上記制御信号の印
加が停止されるまで保たれるようになっており、上記排
他的ノアゲートは、上記フリップ−フロップの真の出力
と、ロードされている多数ビット数の対応するビット入
力とを受け取ると共に、上記カウンタのビット出力を発
生するように接続されており、上記ビット出力は、上記
フリップ−フロップの真の出力および上記ビット入力の
状態によって制御され、上記排他的ノアゲートの上記ビ
ット出力は、最上位ビットを除き、次に上位のビットの
ビットサブ回路に対するクロックとして働くように接続
されている。
ルカウンタは、Ｎビットカウンタ出力の単一ビット出力
を各々発生するＮ個のビットサブ回路を有し、より下位
のビットのビットサブ回路がその次に上位のビットとビ
ットサブ回路をクロックするようになっており、各ビッ
トサブ回路は、クロック入力、クリア入力、Ｄ入力、真
の出力および補数出力を有するフリップ−フロップと、
ビットロード素子としての排他的ノアゲートとを備え、
上記フリップ−フロップは、上記補数出力を上記Ｄ入力
に接続することにより上記クロック入力にクロックパル
スを受け取るたびに上記真の出力を交番させるように構
成されており、該フリップ−フロップは、上記クリア入
力にフリップ−フロップ制御信号が印加されたときに上
記フリップ−フロップがクリアされて上記真の出力が低
レベルにされ、該低レベルの状態は、上記制御信号の印
加が停止されるまで保たれるようになっており、上記排
他的ノアゲートは、上記フリップ−フロップの真の出力
と、ロードされている多数ビット数の対応するビット入
力とを受け取ると共に、上記カウンタのビット出力を発
生するように接続されており、上記ビット出力は、上記
フリップ−フロップの真の出力および上記ビット入力の
状態によって制御され、上記排他的ノアゲートの上記ビ
ット出力は、最上位ビットを除き、次に上位のビットの
ビットサブ回路に対するクロックとして働くように接続
されている。
また、本発明のもう一つ別の特徴によるロード可能な
Ｎビットリプルカウンタは、Ｎビットカウンタ出力の単
一ビット出力を各々発生するＮ個のビットサブ回路を有
し、より下位のビットのビットサブ回路がその次に上位
のビットのビットサブ回路をクロックするようになって
おり、各ビットサブ回路は、クロック入力、クリア入
力、Ｄ入力、真の出力および補数出力を有するフリップ
−フロップと、ドットロード素子としてのマルチプレク
サとを備え、上記フリップ−フロップは、上記補数出力
を上記Ｄ入力に接続することにより上記クロック入力に
クロックパルスを受け取るたびに上記真の出力を交番さ
せるように構成されており、該フリップ−フロップは、
上記クリア入力にフリップ−フロップ制御信号が印加さ
れたときに上記フリップ−フロップがクリアされて上記
真の出力が低レベルにされ、該低レベルの状態は、上記
制御信号の印加が停止されるまで保たれるようになって
おり、該マルチプレクサは、上記真の出力及び補数出力
を各々受け取るように接続された２つの信号入力と、ロ
ードされている多数ビット数の対応するビット入力を受
け取るように接続された制御入力とを有し、上記マルチ
プレクサは、そのビット入力の状態に基づいて上記真の
出力又は補正出力のいずれかを、上記カウンタのビット
出力として発生し、上記マルチプレクサの上記ビット出
力は、最上位ビットを除き、次に上位のビットのビット
サブ回路に対するクロックとして働くように接続されて
いる。
Ｎビットリプルカウンタは、Ｎビットカウンタ出力の単
一ビット出力を各々発生するＮ個のビットサブ回路を有
し、より下位のビットのビットサブ回路がその次に上位
のビットのビットサブ回路をクロックするようになって
おり、各ビットサブ回路は、クロック入力、クリア入
力、Ｄ入力、真の出力および補数出力を有するフリップ
−フロップと、ドットロード素子としてのマルチプレク
サとを備え、上記フリップ−フロップは、上記補数出力
を上記Ｄ入力に接続することにより上記クロック入力に
クロックパルスを受け取るたびに上記真の出力を交番さ
せるように構成されており、該フリップ−フロップは、
上記クリア入力にフリップ−フロップ制御信号が印加さ
れたときに上記フリップ−フロップがクリアされて上記
真の出力が低レベルにされ、該低レベルの状態は、上記
制御信号の印加が停止されるまで保たれるようになって
おり、該マルチプレクサは、上記真の出力及び補数出力
を各々受け取るように接続された２つの信号入力と、ロ
ードされている多数ビット数の対応するビット入力を受
け取るように接続された制御入力とを有し、上記マルチ
プレクサは、そのビット入力の状態に基づいて上記真の
出力又は補正出力のいずれかを、上記カウンタのビット
出力として発生し、上記マルチプレクサの上記ビット出
力は、最上位ビットを除き、次に上位のビットのビット
サブ回路に対するクロックとして働くように接続されて
いる。
本発明のこのようなカウンタの構成によれば、その使
用ゲート数が従来のロード可能なリプルカウンタよりも
少なく、スペースおよびコストの節約ができる。したが
って、本発明によりリプルカウンタを複数個用いた集積
回路においては、スペースの節約により、小さなサイズ
のダイを使用することができる。
用ゲート数が従来のロード可能なリプルカウンタよりも
少なく、スペースおよびコストの節約ができる。したが
って、本発明によりリプルカウンタを複数個用いた集積
回路においては、スペースの節約により、小さなサイズ
のダイを使用することができる。
本発明の他の効果及び特徴は、好ましい実施例の以下
の説明及び特許請求の範囲の記載から容易に明らかとな
ろう。
の説明及び特許請求の範囲の記載から容易に明らかとな
ろう。
実施例 第１図には、公知の一般的なロード可能なリプルカウ
ンタ20が示されており、これは、ナンドゲート28−38を
用いてＤ型フリップ−フロップ22、24、26のセット及び
クリア機能を制御し、LD0H、LD1H、LD2H、LD0L、LD1L及
びLD2L入力によって指示された３ビット数をカウンタ20
にロードする。カウンタ20は最下位ビットのフリップ−
プロップであるフリップ−フロップ22に与えられるINCH
パルスをカウントする。各フリップ−フロップの補数出
力は、次のフリップ−フロップ（フリップ−フロップ26
を除く）をクロックし、３ビットカウンタ出力（CN0、C
N1、CN2）のビットとして用いられ、そして、そのＤ入
力に送られる（各フリップ−フロップ22、24、26が各ク
ロック周期のたびにその出力を交番するようにする）。
この形態のカウンタは、DEC15GAゲートアレイライブラ
リを用いたゲートアレイとして実施されるときには、各
出力ビットごとに、12個のゲート及び８個のネット、即
ち部品間の接続を有する。
ンタ20が示されており、これは、ナンドゲート28−38を
用いてＤ型フリップ−フロップ22、24、26のセット及び
クリア機能を制御し、LD0H、LD1H、LD2H、LD0L、LD1L及
びLD2L入力によって指示された３ビット数をカウンタ20
にロードする。カウンタ20は最下位ビットのフリップ−
プロップであるフリップ−フロップ22に与えられるINCH
パルスをカウントする。各フリップ−フロップの補数出
力は、次のフリップ−フロップ（フリップ−フロップ26
を除く）をクロックし、３ビットカウンタ出力（CN0、C
N1、CN2）のビットとして用いられ、そして、そのＤ入
力に送られる（各フリップ−フロップ22、24、26が各ク
ロック周期のたびにその出力を交番するようにする）。
この形態のカウンタは、DEC15GAゲートアレイライブラ
リを用いたゲートアレイとして実施されるときには、各
出力ビットごとに、12個のゲート及び８個のネット、即
ち部品間の接続を有する。
第２図を参照すれば、リプルカウンタ40は、クリア可
能なＤ型フリップ−フロップ42、44、46と、排他的ノア
ゲート48、50、52とを用いている。カウンタ40は、INC
H入力として与えられるパルスをカウントし、３ビット
並列出力CNT0、CNT1、CNT2）を発生し、そして、３ビッ
ト並列入力（LD0H、LD1H、LD2H）がロードされる。フリ
ップ−フロップ42、44、46は、フリップ−フロップ制御
信号LOAD Lによってクリアされるように接続されてい
る。各フリップ−フロップ42、44、46の補数出力は、そ
れに対応するＤ入力に接続され、各フリップ−フロップ
が各クロックパルスごとにその出力を交番させるように
する。フリップ−フロップ42の真の出力は、排他的ノア
ゲート48に入力され、該ゲートには、ロードされた数の
最下位ビットLD0Hも入力される。ゲート48の出力は、CN
T0として出力され、フリップ−フロップ44をクロックす
る。フリップ−フロップ44の真の出力は、ゲート50に入
力され、該ゲートにはロードされた数の第２のビット、
LD1Hも入力される。ゲートの出力は、CNT1として出力さ
れ、フリップ−フロップ46をクロックする。フリップ−
フロップ46の真の出力は、ゲート52に入力され、該ゲー
トには、ロードされた数の第３ビット、LD2Hも入力され
る。ゲート52の出力は、CNT2として出力される。この形
態のカウンタは、DEC15GAゲートアレイライブラリを用
いたゲートアレイとして実施されるときには、各出力ビ
ットごとに、11個のゲート及び５個のネットを使用して
いる。
能なＤ型フリップ−フロップ42、44、46と、排他的ノア
ゲート48、50、52とを用いている。カウンタ40は、INC
H入力として与えられるパルスをカウントし、３ビット
並列出力CNT0、CNT1、CNT2）を発生し、そして、３ビッ
ト並列入力（LD0H、LD1H、LD2H）がロードされる。フリ
ップ−フロップ42、44、46は、フリップ−フロップ制御
信号LOAD Lによってクリアされるように接続されてい
る。各フリップ−フロップ42、44、46の補数出力は、そ
れに対応するＤ入力に接続され、各フリップ−フロップ
が各クロックパルスごとにその出力を交番させるように
する。フリップ−フロップ42の真の出力は、排他的ノア
ゲート48に入力され、該ゲートには、ロードされた数の
最下位ビットLD0Hも入力される。ゲート48の出力は、CN
T0として出力され、フリップ−フロップ44をクロックす
る。フリップ−フロップ44の真の出力は、ゲート50に入
力され、該ゲートにはロードされた数の第２のビット、
LD1Hも入力される。ゲートの出力は、CNT1として出力さ
れ、フリップ−フロップ46をクロックする。フリップ−
フロップ46の真の出力は、ゲート52に入力され、該ゲー
トには、ロードされた数の第３ビット、LD2Hも入力され
る。ゲート52の出力は、CNT2として出力される。この形
態のカウンタは、DEC15GAゲートアレイライブラリを用
いたゲートアレイとして実施されるときには、各出力ビ
ットごとに、11個のゲート及び５個のネットを使用して
いる。
第３図を参照すれば、リプルカウンタ60は、クリア可
能なＤ型フリップ−フロップ62、64、66と、２対１のマ
ルチプレクサ68、70、72とを用いている。カウンタ40と
同様に、カウンタ60は、INC H入力として与えられるパ
ルスをカウントし、３ビット並列出力（CNT0、CNT1、CN
T2）を発生し、そして、３ビット並列入力（LD0H、LD1
H、LD2H）がロードされる。フリップ−フロップ62、6
4、66は、フリップ−フロップ制御信号LOAD Lによって
クリアされるように接続されている。フリップ−フロッ
プ62、64、66の真の出力は、マルチプレクサ68、70、72
のＡ入力に送られる。フリップ−フロップ62、64、66の
補数出力は、それ自身のＤ入力に送られ（交互のフリッ
プ−フロップ出力を与えるため）そしてマルチプレクサ
68、70、72のＢ入力に各々送られる。ロードされた数の
３ビット並列入力LD0H、LD1H、LD2Hは、マルチプレクサ
68、70及び72の各制御入力Ｓに送られる。マルチプレク
サ68の出力は、CNT0として出力され、そして、フリップ
−フロップ64のクロックとして入力される。マルチプレ
クサ70の出力は、CNT1として出力され、そして、フリッ
プ−フロップ66のクロックとして入力される。マルチプ
レクサ72の出力は、CNT2として出力される。この形態の
カウンタは、DEC15GAゲートアレイライブラリを用いた
ゲートアレイとして実施されたときに、各出力ビットご
とに、10個のゲート及び６個のネットを使用する。
能なＤ型フリップ−フロップ62、64、66と、２対１のマ
ルチプレクサ68、70、72とを用いている。カウンタ40と
同様に、カウンタ60は、INC H入力として与えられるパ
ルスをカウントし、３ビット並列出力（CNT0、CNT1、CN
T2）を発生し、そして、３ビット並列入力（LD0H、LD1
H、LD2H）がロードされる。フリップ−フロップ62、6
4、66は、フリップ−フロップ制御信号LOAD Lによって
クリアされるように接続されている。フリップ−フロッ
プ62、64、66の真の出力は、マルチプレクサ68、70、72
のＡ入力に送られる。フリップ−フロップ62、64、66の
補数出力は、それ自身のＤ入力に送られ（交互のフリッ
プ−フロップ出力を与えるため）そしてマルチプレクサ
68、70、72のＢ入力に各々送られる。ロードされた数の
３ビット並列入力LD0H、LD1H、LD2Hは、マルチプレクサ
68、70及び72の各制御入力Ｓに送られる。マルチプレク
サ68の出力は、CNT0として出力され、そして、フリップ
−フロップ64のクロックとして入力される。マルチプレ
クサ70の出力は、CNT1として出力され、そして、フリッ
プ−フロップ66のクロックとして入力される。マルチプ
レクサ72の出力は、CNT2として出力される。この形態の
カウンタは、DEC15GAゲートアレイライブラリを用いた
ゲートアレイとして実施されたときに、各出力ビットご
とに、10個のゲート及び６個のネットを使用する。
第２図を参照して動作について説明すると、カウンタ
40には、フリップ−フロップ制御信号LOAD Lを印加する
ことにより、LD0H、LD1H及びLD2Hの状態によって指示さ
れたロードされた数がロードされる。これにより、フリ
ップ−フロップ42、44及び46の出力がクリアされて、ゲ
ート48、50及び52の出力、ひいては、カウンタ出力の３
つのビットCNT0、CNT1、CNT2がLD0H、LD1H及びLD2Hの状
態によって決定されるようにする。LOAD Lの印加が停止
されたときには、カウンタ40がINC Hパルスをカウント
する。各INC Hパルスが受け取られるたびに、カウンタ4
0のCNT0ビットがその現在の状態の論理NOTへと移行す
る。この移行が１から０の場合には、カウンタチェーン
の次のビットがクロックされる。このプロセスによりカ
ウンタ40の最上位ビットまで「リプル」が伝わる。ゲー
ト48、50及び52の出力がLD0H、LD1H及びLD2Hによって影
響されるようにするためには、LD0H、LD1H及びLD2Hがカ
ウント動作中安定に保持されねばならない。従って、ゲ
ート48、50、52は、その各々がカウンタ40に各ビットを
ロードできるようにするビットロード素子として働く。
40には、フリップ−フロップ制御信号LOAD Lを印加する
ことにより、LD0H、LD1H及びLD2Hの状態によって指示さ
れたロードされた数がロードされる。これにより、フリ
ップ−フロップ42、44及び46の出力がクリアされて、ゲ
ート48、50及び52の出力、ひいては、カウンタ出力の３
つのビットCNT0、CNT1、CNT2がLD0H、LD1H及びLD2Hの状
態によって決定されるようにする。LOAD Lの印加が停止
されたときには、カウンタ40がINC Hパルスをカウント
する。各INC Hパルスが受け取られるたびに、カウンタ4
0のCNT0ビットがその現在の状態の論理NOTへと移行す
る。この移行が１から０の場合には、カウンタチェーン
の次のビットがクロックされる。このプロセスによりカ
ウンタ40の最上位ビットまで「リプル」が伝わる。ゲー
ト48、50及び52の出力がLD0H、LD1H及びLD2Hによって影
響されるようにするためには、LD0H、LD1H及びLD2Hがカ
ウント動作中安定に保持されねばならない。従って、ゲ
ート48、50、52は、その各々がカウンタ40に各ビットを
ロードできるようにするビットロード素子として働く。
このような動作についてさらに説明を加えると、LD0
H、LD1H、LD2Hの状態がカウント動作中に変化するなら
ば、ゲート48、50、52の出力が影響を受け、そのカウン
トは、もはや正当なものではなくなってしまう。したが
って、これら入力は、カウントの完全性を維持するため
に、安定に維持されねばならないのである（初期プリロ
ードカウントにしたがって高レベルであっても低レベル
であっても）。
H、LD1H、LD2Hの状態がカウント動作中に変化するなら
ば、ゲート48、50、52の出力が影響を受け、そのカウン
トは、もはや正当なものではなくなってしまう。したが
って、これら入力は、カウントの完全性を維持するため
に、安定に維持されねばならないのである（初期プリロ
ードカウントにしたがって高レベルであっても低レベル
であっても）。
前述したように、LOAD Lが印加されるとき、フリップ
−フロップ42、44、46の真の出力（Ｑ）は、クリアさ
れ、すなわち、低レベルとそされるのである。これらの
Ｑ出力は、ゲート48、50、52への２つの入力のうちの１
つである。したがって、フリップ−フロップからゲート
48、50、52への入力は、それらフリップ−フロップがLO
AD Lによってクリアされるときに、低レベルとされる。
ゲート48、50、52は、排他的ノアゲートであり、それら
は、２つの入力のうちの１つが１（高レベル）であると
きに、０（低レベル）が出力され、両方の入力が１であ
るか、または、両方の入力が０であるときには、１が出
力されるという特性を有している。
−フロップ42、44、46の真の出力（Ｑ）は、クリアさ
れ、すなわち、低レベルとそされるのである。これらの
Ｑ出力は、ゲート48、50、52への２つの入力のうちの１
つである。したがって、フリップ−フロップからゲート
48、50、52への入力は、それらフリップ−フロップがLO
AD Lによってクリアされるときに、低レベルとされる。
ゲート48、50、52は、排他的ノアゲートであり、それら
は、２つの入力のうちの１つが１（高レベル）であると
きに、０（低レベル）が出力され、両方の入力が１であ
るか、または、両方の入力が０であるときには、１が出
力されるという特性を有している。
LOAD Lが印加されるとき、ゲート48、50、52の上方
（図において）の入力へ加えられる信号は０であり、し
たがって、ゲート48、50、52の下方（図において）の入
力がゲート48、50、52の出力を決定する。このようにし
て、前述したように、カウンタ出力CNT0、CNT1、CNT2の
３つのビットを決定するのである。もし、LD0Hが高レベ
ルであるならば、CNT0は高レベルであり、もし、LD0Hが
低レベルであるならば、CNT0は低レベルである。こうし
て、LD0H、LD1H、LD2Hによってセットされる開始カウン
トにより、初期カウンタ出力CNT10、CNT1、CNT2が決定
される（実際には開始カウントと初期カウンタ出力とは
同じである）。
（図において）の入力へ加えられる信号は０であり、し
たがって、ゲート48、50、52の下方（図において）の入
力がゲート48、50、52の出力を決定する。このようにし
て、前述したように、カウンタ出力CNT0、CNT1、CNT2の
３つのビットを決定するのである。もし、LD0Hが高レベ
ルであるならば、CNT0は高レベルであり、もし、LD0Hが
低レベルであるならば、CNT0は低レベルである。こうし
て、LD0H、LD1H、LD2Hによってセットされる開始カウン
トにより、初期カウンタ出力CNT10、CNT1、CNT2が決定
される（実際には開始カウントと初期カウンタ出力とは
同じである）。
LOAD Lの印加が停止された後、INC Hパルスがカウン
トされる。各１つのパルスは、出力CNT0、CNT1、CNT2に
て指示されているカウントをインクリメントする。この
カウンタ出力において、CNT0は、最下位ビットであり、
CNT1は、次の上位のビットであり、CNT2は、最上位ビッ
トである。前述したように、各INC Hパルスにより、CNT
0ビットは、その現在の状態の論理NOTへ移行させられ
る。したがって、もし、CNT0が元々１でったならば（LD
0Hが１であったので）、フリップ−フロップ42の出力が
１となるとき（INC Hパルスの後）、フリップ−フロッ
プ48の出力、すなわち、CNT0は、０となる。前述したよ
うに、もし、この場合のように、CNT0が１から０へと移
行するならば、次のビットがクロックされる。これは、
フリップ−フロップは、クロック入力が１から０へ移行
するときに、状態を変えるものであるからである。した
がって、ゲート５への上方の入力（フリップ−フロップ
44の出力）は、０から１となり、ゲート50の出力もまた
状態を変える。もし、CNT1でのこの変化が０から１であ
るならば、そのときには、１つのパルスがCNT0、CNT1、
CNT2の初期カウントの値に加えられたことになり、CNT2
は値を変えない。もし、CNT1でこの変化が１から０であ
るならば、その時には、これにより、フリップ−フロッ
プ46およびゲート52が状態を変化させられ、CNT2も変化
させられる。クロック入力での次のINC Hパルスによ
り、フリップ−フロップ42は、その真の出力Ｑの状態を
０へと変化させられる。前述したように、フリップ−フ
ロップ42、44、46は、クロックパルス毎に出力を交互に
変える。何故ならば、フリップ−フロップの補数出力
（QN）は、そのＤ入力に接続されているからである。LD
0Hが１であって依然として１であると仮定すると、CNT0
は、０から１となる。これにより、カウンタ出力が１単
位だけ反転させられ（CNT0のみに影響する）、そして、
フリップ−フロップ44は、状態を変えない。何故られ
ば、そのクロック入力は、１から０へと移行しなかった
からである。
トされる。各１つのパルスは、出力CNT0、CNT1、CNT2に
て指示されているカウントをインクリメントする。この
カウンタ出力において、CNT0は、最下位ビットであり、
CNT1は、次の上位のビットであり、CNT2は、最上位ビッ
トである。前述したように、各INC Hパルスにより、CNT
0ビットは、その現在の状態の論理NOTへ移行させられ
る。したがって、もし、CNT0が元々１でったならば（LD
0Hが１であったので）、フリップ−フロップ42の出力が
１となるとき（INC Hパルスの後）、フリップ−フロッ
プ48の出力、すなわち、CNT0は、０となる。前述したよ
うに、もし、この場合のように、CNT0が１から０へと移
行するならば、次のビットがクロックされる。これは、
フリップ−フロップは、クロック入力が１から０へ移行
するときに、状態を変えるものであるからである。した
がって、ゲート５への上方の入力（フリップ−フロップ
44の出力）は、０から１となり、ゲート50の出力もまた
状態を変える。もし、CNT1でのこの変化が０から１であ
るならば、そのときには、１つのパルスがCNT0、CNT1、
CNT2の初期カウントの値に加えられたことになり、CNT2
は値を変えない。もし、CNT1でこの変化が１から０であ
るならば、その時には、これにより、フリップ−フロッ
プ46およびゲート52が状態を変化させられ、CNT2も変化
させられる。クロック入力での次のINC Hパルスによ
り、フリップ−フロップ42は、その真の出力Ｑの状態を
０へと変化させられる。前述したように、フリップ−フ
ロップ42、44、46は、クロックパルス毎に出力を交互に
変える。何故ならば、フリップ−フロップの補数出力
（QN）は、そのＤ入力に接続されているからである。LD
0Hが１であって依然として１であると仮定すると、CNT0
は、０から１となる。これにより、カウンタ出力が１単
位だけ反転させられ（CNT0のみに影響する）、そして、
フリップ−フロップ44は、状態を変えない。何故られ
ば、そのクロック入力は、１から０へと移行しなかった
からである。
第３図を参照すれば、カウンタ60は、フリップ−フロ
ップ制御信号LOAD Lを印加することによってロードさ
れ、これは、フリップ−フロップ62、64及び66の真の出
力をクリアすると共に、その補数出力をセットする。こ
こで、マルチプレクサ68、70及び72の出力であるカウン
タ出力がLD0H、LD1H及びLD2Hの状態によって決定され、
これらは、Ｓマルチプレクサ入力に送られる。Ｓ入力が
高レベルである場合は、マルチプレクサ68、70及び72が
真の入力を与え、そして、Ｓ入力が低レベルである場合
は、マルチプレクサ68、70、72が補数入力を与える。フ
リップ−フロップ制御信号LOAD Lの印加が停止されたと
きには、カウンタ60がカウンタ40と実質的と実質的に同
じ機能を果たし、Ｓ入力は、真又は補数のいずれかの出
力がマルチプレクサ68、70、72に通されるかを決定す
る。従って、マルチプレクサ68、70、72は、その各々が
カウンタ60に各ビットをロードさせるビットロード素子
として働く。
ップ制御信号LOAD Lを印加することによってロードさ
れ、これは、フリップ−フロップ62、64及び66の真の出
力をクリアすると共に、その補数出力をセットする。こ
こで、マルチプレクサ68、70及び72の出力であるカウン
タ出力がLD0H、LD1H及びLD2Hの状態によって決定され、
これらは、Ｓマルチプレクサ入力に送られる。Ｓ入力が
高レベルである場合は、マルチプレクサ68、70及び72が
真の入力を与え、そして、Ｓ入力が低レベルである場合
は、マルチプレクサ68、70、72が補数入力を与える。フ
リップ−フロップ制御信号LOAD Lの印加が停止されたと
きには、カウンタ60がカウンタ40と実質的と実質的に同
じ機能を果たし、Ｓ入力は、真又は補数のいずれかの出
力がマルチプレクサ68、70、72に通されるかを決定す
る。従って、マルチプレクサ68、70、72は、その各々が
カウンタ60に各ビットをロードさせるビットロード素子
として働く。
このような動作についてさらに説明を加えると、第３
図の実施例は、第２図の実施例と同様に、Ｄ型フリップ
−フロップを使用している。フリップ−フロップのクリ
ア（CD）端子への入力信号、ここでは、LOAD Lが高レベ
ルであるとき、これは、真の出力（Ｑ）をクリアし、そ
れらが、低レベル、すなわち、０へと移行することを意
味しており、また、補数出力（QN）を高レベル、すなわ
ち、１へセットする。また、補数出力は、常に、真の出
力の反対である。第３の実施例は、２対１のマルチプレ
クサ68、70、72を使用している。それらは、２つのデー
タ入力Ａ及びＢと、１つのデータ出力Ｚと、制御入力Ｓ
とを有している。この制御入力Ｓは、データ入力Ａ又は
Ｂのどちらかがデータ出力Ｚに現れるかを決定する。も
し、Ｓが高レベルであるならば、ＡがＺに現れ、もし、
Ｓが低レベルであれば、ＢがＺに現れる。
図の実施例は、第２図の実施例と同様に、Ｄ型フリップ
−フロップを使用している。フリップ−フロップのクリ
ア（CD）端子への入力信号、ここでは、LOAD Lが高レベ
ルであるとき、これは、真の出力（Ｑ）をクリアし、そ
れらが、低レベル、すなわち、０へと移行することを意
味しており、また、補数出力（QN）を高レベル、すなわ
ち、１へセットする。また、補数出力は、常に、真の出
力の反対である。第３の実施例は、２対１のマルチプレ
クサ68、70、72を使用している。それらは、２つのデー
タ入力Ａ及びＢと、１つのデータ出力Ｚと、制御入力Ｓ
とを有している。この制御入力Ｓは、データ入力Ａ又は
Ｂのどちらかがデータ出力Ｚに現れるかを決定する。も
し、Ｓが高レベルであるならば、ＡがＺに現れ、もし、
Ｓが低レベルであれば、ＢがＺに現れる。
マルチプレクサの入力Ｓの動作については、前述され
ている。LOAD Lが印加されて、フリップ−フロップをク
リアするとき、すべてのフリップ−フロップ及びマルチ
プレクサに対してＡ入力である真の出力Ｑは低レベルで
ある。LOAD Lが印加されてフリップ−フロップをクリア
するときには、すべてのフリップ−フロップ及びマルチ
プレクサに対してＢ入力である補数出力QNは、高レベル
である。もし、各LD0H、LD1H、LD2Hによってセットされ
るマルチプレクサへのＳ入力低レベルであるならば、Ｂ
入力がマルチプレクサの出力に現れる。もし、各LD0H、
LD1H、LD2HによってセットされるマルチプレクサへのＳ
入力が高レベルであるならば、Ａ入力が出力に現れる。
各マルチプレクサの出力は、反転されて、CNT0、CNT1及
びCNT2出力として与えられる。もし、LD0Hが低レベルで
あるならば、Ｂ入力（高レベル）がマルチプレクサ68に
通されて反転され、低レベルのCNT0値として与えられ
る。もし、LD0Hが高レベルであるならば、Ａ入力（低レ
ベル）がマルチプレクサ68に通されて反転され、高レベ
ルのCNT0値として与えられる。LD1HとCNT1との関係及び
LD2HとCNT2との関係においても、同じことがいえる。こ
のようにして、マルチプレクサ68、70及び72は、ビット
ロード素子として作用する。
ている。LOAD Lが印加されて、フリップ−フロップをク
リアするとき、すべてのフリップ−フロップ及びマルチ
プレクサに対してＡ入力である真の出力Ｑは低レベルで
ある。LOAD Lが印加されてフリップ−フロップをクリア
するときには、すべてのフリップ−フロップ及びマルチ
プレクサに対してＢ入力である補数出力QNは、高レベル
である。もし、各LD0H、LD1H、LD2Hによってセットされ
るマルチプレクサへのＳ入力低レベルであるならば、Ｂ
入力がマルチプレクサの出力に現れる。もし、各LD0H、
LD1H、LD2HによってセットされるマルチプレクサへのＳ
入力が高レベルであるならば、Ａ入力が出力に現れる。
各マルチプレクサの出力は、反転されて、CNT0、CNT1及
びCNT2出力として与えられる。もし、LD0Hが低レベルで
あるならば、Ｂ入力（高レベル）がマルチプレクサ68に
通されて反転され、低レベルのCNT0値として与えられ
る。もし、LD0Hが高レベルであるならば、Ａ入力（低レ
ベル）がマルチプレクサ68に通されて反転され、高レベ
ルのCNT0値として与えられる。LD1HとCNT1との関係及び
LD2HとCNT2との関係においても、同じことがいえる。こ
のようにして、マルチプレクサ68、70及び72は、ビット
ロード素子として作用する。
初期カウントCNT0、CNT1、CNT2がLD0H、LD1H、LD2Hに
よって決定された状態において、LOAD Lの印加が停止さ
れた後、INCHパルスがカウンタ60によってカウントされ
る。最初のINC Hパルスがフリップ−フロップ62をクロ
ックし、そのＱ出力が高レベルになるようにし、QN出力
が低レベルになるようにする。マルチプレクサ68の出力
が変化し、CNT0も変化することになる。もし、CNT0が０
から１へ変化するならば、これは、最初のINC Hパルス
の影響の終りである。もし、CNT0が１から０へ変化する
ならば、その時には、フリップ−フロップ64がクロック
され、そのＱ及びQN出力が状態を変化し、Ｑが１とな
り、QNが０となる。マルチプレクサ70の出力及びCNT1が
同様に状態を変える。もし、CNT1が０から１へ移行する
ならば、これは、最初のINC Hパルスをカウントする動
作の終りである。もし、CNT1が１から０へ移行するなら
ば、フリップ−フロップ66の出力が状態を変え、CNT2も
最終的に変化させることになる。
よって決定された状態において、LOAD Lの印加が停止さ
れた後、INCHパルスがカウンタ60によってカウントされ
る。最初のINC Hパルスがフリップ−フロップ62をクロ
ックし、そのＱ出力が高レベルになるようにし、QN出力
が低レベルになるようにする。マルチプレクサ68の出力
が変化し、CNT0も変化することになる。もし、CNT0が０
から１へ変化するならば、これは、最初のINC Hパルス
の影響の終りである。もし、CNT0が１から０へ変化する
ならば、その時には、フリップ−フロップ64がクロック
され、そのＱ及びQN出力が状態を変化し、Ｑが１とな
り、QNが０となる。マルチプレクサ70の出力及びCNT1が
同様に状態を変える。もし、CNT1が０から１へ移行する
ならば、これは、最初のINC Hパルスをカウントする動
作の終りである。もし、CNT1が１から０へ移行するなら
ば、フリップ−フロップ66の出力が状態を変え、CNT2も
最終的に変化させることになる。
次に続くINC Hパルスがフリップ−フロップをクロッ
クする。この場合には、もし、CNT0及びCNT1の値がどち
らの方向に変化するかによって、CNT0及びその他のCNT
出力のビット値の状態を最終的に変化させることにな
る。
クする。この場合には、もし、CNT0及びCNT1の値がどち
らの方向に変化するかによって、CNT0及びその他のCNT
出力のビット値の状態を最終的に変化させることにな
る。
ロード可能なリプルカウンタ40、60は、公知技術の場
合よりも少数のゲート及びネットを使用し、これによ
り、スペースが節約できるという点で効果がある。本発
明による複数のリプルカウンタを用いた集積回路におい
ては、スペースの節約により、小さなサイズのダイを使
用することができる。又、本発明によるリプルカウンタ
は、セット可能なフリップ−フロップを必要とせず、簡
単で安価なフリップ−フロップを使用することができ
る。
合よりも少数のゲート及びネットを使用し、これによ
り、スペースが節約できるという点で効果がある。本発
明による複数のリプルカウンタを用いた集積回路におい
ては、スペースの節約により、小さなサイズのダイを使
用することができる。又、本発明によるリプルカウンタ
は、セット可能なフリップ−フロップを必要とせず、簡
単で安価なフリップ−フロップを使用することができ
る。
本発明の範囲内で他の実施例も考えられる。例えば、
本発明は、第２図及び第３図のようなアップカウンタ及
びダウンカウンタの両方に適用できる。
本発明は、第２図及び第３図のようなアップカウンタ及
びダウンカウンタの両方に適用できる。
第１図は、公知のロード可能な３ビットリプルカウンタ
の回路図、 第２図は、本発明によるロード可能な３ビットリプルカ
ウンタの回路図、そして、 第３図は、本発明によるロード可能な３ビットリプルカ
ウンタの別の実施例を示す回路図である。 20……ロード可能なリプルカウンタ 28−38……ナンドゲート 22、24、26……Ｄ型フリップ−フロップ 40……リプルカウンタ 42、44、46……Ｄ型フリップ−フロップ 48、50、52……排他的ノアゲート
の回路図、 第２図は、本発明によるロード可能な３ビットリプルカ
ウンタの回路図、そして、 第３図は、本発明によるロード可能な３ビットリプルカ
ウンタの別の実施例を示す回路図である。 20……ロード可能なリプルカウンタ 28−38……ナンドゲート 22、24、26……Ｄ型フリップ−フロップ 40……リプルカウンタ 42、44、46……Ｄ型フリップ−フロップ 48、50、52……排他的ノアゲート
Claims (3)
- 【請求項１】ロード可能なＮビットリプルカウンタにお
いて、Ｎビットカウンタ出力の単一ビット出力を各々発
生するＮ個のビットサブ回路を有し、より下位のビット
のビットサブ回路がその次に上位のビットのビットサブ
回路をクロックするようになっており、各ビットサブ回
路は、クロック入力、クリア入力、Ｄ入力、真の出力お
よび補数出力を有するフリップ−フロップと、ビットロ
ード素子としての排他的ノアゲートとを備え、上記フリ
ップ−フロップは、上記補数出力を上記Ｄ入力に接続す
ることにより上記クロック入力にクロックパルスを受け
取るたびに上記真の出力を交番させるように構成されて
おり、該フリップ−フロップは、上記クリア入力にフリ
ップ−フロップ制御信号が印加されたときに上記フリッ
プ−フロップがクリアされて上記真の出力が低レベルに
され、該低レベルの状態は、上記制御信号の印加が停止
されるまで保たれるようになっており、上記排他的ノア
ゲートは、上記フリップ−フロップの真の出力と、ロー
ドされている多数ビット数の対応するビット入力とを受
け取ると共に、上記カウンタのビット出力を発生するよ
うに接続されており、上記ビット出力は、上記フリップ
−フロップの真の出力および上記ビット入力の状態によ
って制御され、上記排他的ノアゲートの上記ビット出力
は、最上位ビットを除き、次に上位のビットのビットサ
ブ回路に対するクロックとして働くように接続されてい
ることを特徴とするＮビットリプルカウンタ。 - 【請求項２】ロード可能なＮビットリプルカウンタにお
いて、Ｎビットカウンタ出力の単一ビット出力を各々発
生するＮ個のビットサブ回路を有し、より下位のビット
のビットサブ回路がその次に上位のビットのビットサブ
回路をクロックするようになっており、各ビットサブ回
路は、クロック入力、クリア入力、Ｄ入力、真の出力お
よび補正出力を有するフリップ−フロップと、ドットロ
ード素子としてのマルチプレクサとを備え、上記フリッ
プ−フロップは、上記補数出力を上記Ｄ入力に接続する
ことにより上記クロック入力にクロックパルスを受け取
るたびに上記真の出力を交番させるように構成されてお
り、該フリップ−フロップは、上記クリア入力にフリッ
プ−フロップ制御信号が印加されたときに上記フリップ
−フロップがクリアされて上記真の出力が低レベルにさ
れ、該低レベルの状態は、上記制御信号の印加が停止さ
れるまで保たれるようになっており、該マルチプレクサ
は、上記真の出力及び補数出力を各々受け取るように接
続された２つの信号入力と、ロードされている多数ビッ
ト数の対応するビット入力を受け取るように接続された
制御入力とを有し、上記マルチプレクサは、そのビット
入力の状態に基づいて上記真の出力又は補数出力のいず
れかを、上記カウンタのビット出力として発生し、上記
マルチプレクサの上記ビット出力は、最上位ビットを除
き、次に上位のビットのビットサブ回路に対するクロッ
クとして働くように接続されていることを特徴とするＮ
ビットリプルカウンタ。 - 【請求項３】上記フリップ−フロップ及びマルチプレク
サは、ゲートアレイとして構成される請求項２記載のカ
ウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US164584 | 1988-03-07 | ||
| US07/164,584 US4891827A (en) | 1988-03-07 | 1988-03-07 | Loadable ripple counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256223A JPH01256223A (ja) | 1989-10-12 |
| JP2639410B2 true JP2639410B2 (ja) | 1997-08-13 |
Family
ID=22595153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1049708A Expired - Lifetime JP2639410B2 (ja) | 1988-03-07 | 1989-03-01 | ロード可能なリプルカウンタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4891827A (ja) |
| EP (1) | EP0332297B1 (ja) |
| JP (1) | JP2639410B2 (ja) |
| CA (1) | CA1313233C (ja) |
| DE (1) | DE68915312D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5062126A (en) * | 1990-03-26 | 1991-10-29 | Hughes Aircraft Company | High speed synchronous counter system and process with look-ahead carry generating circuit |
| US5060243A (en) * | 1990-05-29 | 1991-10-22 | Motorola, Inc. | Ripple counter with reverse-propagated zero detection |
| US5159696A (en) * | 1990-07-27 | 1992-10-27 | Microelectronics And Computer Technology Corporation | Maskable cascade counter |
| FR2702106B1 (fr) * | 1993-02-26 | 1995-05-12 | Thomson Csf Semiconducteurs | Diviseur de fréquence. |
| US5708688A (en) * | 1996-05-23 | 1998-01-13 | Etron Technology, Inc. | High speed programmable burst address generation circuit |
| US6707874B2 (en) | 2002-04-15 | 2004-03-16 | Charles Douglas Murphy | Multiple-output counters for analog-to-digital and digital-to-analog conversion |
| JP4289206B2 (ja) * | 2004-04-26 | 2009-07-01 | ソニー株式会社 | カウンタ回路 |
| US7742551B2 (en) * | 2006-07-31 | 2010-06-22 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| KR101621244B1 (ko) * | 2009-02-13 | 2016-05-16 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 |
| KR101365408B1 (ko) * | 2009-03-03 | 2014-02-19 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 물리량 측정 장치 및 카운팅 방법 |
| US10742220B1 (en) * | 2019-04-30 | 2020-08-11 | Synopsys, Inc. | Method and apparatus for operating programmable clock divider using reset paths |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227348A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Counter |
| JPS568924A (en) * | 1979-07-04 | 1981-01-29 | Seiko Epson Corp | Synchronous type universal counter |
| JPS58172031A (ja) * | 1982-04-01 | 1983-10-08 | Sony Corp | アツプダウンカウンタ制御回路 |
| JPS5975723A (ja) * | 1982-10-25 | 1984-04-28 | Matsushita Electric Ind Co Ltd | プログラマブルカウンタ |
| US4521898A (en) * | 1982-12-28 | 1985-06-04 | Motorola, Inc. | Ripple counter circuit having reduced propagation delay |
| US4611337A (en) * | 1983-08-29 | 1986-09-09 | General Electric Company | Minimal logic synchronous up/down counter implementations for CMOS |
| JPS61177817A (ja) * | 1985-02-01 | 1986-08-09 | Konishiroku Photo Ind Co Ltd | 重みづけ事象計数回路 |
-
1988
- 1988-03-07 US US07/164,584 patent/US4891827A/en not_active Expired - Fee Related
-
1989
- 1989-02-13 EP EP89301340A patent/EP0332297B1/en not_active Expired - Lifetime
- 1989-02-13 DE DE68915312T patent/DE68915312D1/de not_active Expired - Lifetime
- 1989-03-01 JP JP1049708A patent/JP2639410B2/ja not_active Expired - Lifetime
- 1989-03-01 CA CA000592446A patent/CA1313233C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1313233C (en) | 1993-01-26 |
| EP0332297A2 (en) | 1989-09-13 |
| JPH01256223A (ja) | 1989-10-12 |
| EP0332297B1 (en) | 1994-05-18 |
| DE68915312D1 (de) | 1994-06-23 |
| EP0332297A3 (en) | 1990-12-19 |
| US4891827A (en) | 1990-01-02 |
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