JP2695037B2 - エラーパルス延伸回路 - Google Patents
エラーパルス延伸回路Info
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- JP2695037B2 JP2695037B2 JP2303254A JP30325490A JP2695037B2 JP 2695037 B2 JP2695037 B2 JP 2695037B2 JP 2303254 A JP2303254 A JP 2303254A JP 30325490 A JP30325490 A JP 30325490A JP 2695037 B2 JP2695037 B2 JP 2695037B2
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- pulses
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 ［概要］ デジタルデータ伝送において、データ中に検出される
エラーパルスを時間的に延伸して出力するエラーパルス
延伸回路に関し、 １フレームのデータに複数のエラーパルスが含まれる
場合にそれらのエラーパルスを時間的に延伸して、エラ
ーパルスの検出を確実に行うことを目的とし、 各フレームで検出された複数のエラーパルスを時間的
に延伸して出力するエラーパルス延伸回路であって、エ
ラーパルスをカウントするカウント手段と、データの基
準クロックパルスを所定の比率で分周する分周手段と、
カウント手段のカウントした個数だけの分周クロックパ
ルスを連続的に出力するパルス発生手段を備えたことを
特徴とするエラーパルス延伸回路である。
エラーパルスを時間的に延伸して出力するエラーパルス
延伸回路に関し、 １フレームのデータに複数のエラーパルスが含まれる
場合にそれらのエラーパルスを時間的に延伸して、エラ
ーパルスの検出を確実に行うことを目的とし、 各フレームで検出された複数のエラーパルスを時間的
に延伸して出力するエラーパルス延伸回路であって、エ
ラーパルスをカウントするカウント手段と、データの基
準クロックパルスを所定の比率で分周する分周手段と、
カウント手段のカウントした個数だけの分周クロックパ
ルスを連続的に出力するパルス発生手段を備えたことを
特徴とするエラーパルス延伸回路である。
［産業上の利用分野］ この発明は、デジタルデータ伝送において、データの
各フレームで検出されれるエラーパルスを時間的に延伸
して出力するエラーパルス延伸回路に関する。
各フレームで検出されれるエラーパルスを時間的に延伸
して出力するエラーパルス延伸回路に関する。
［従来の技術］ 従来、この種のエラーパルス延伸回路においては、い
わゆるパリティチェック方式によって伝送誤り率を検出
するためにデータの各フレームに１ビットずつ検出され
るエラーパルスのパルス幅を延伸するようにした回路が
知られている（例えば特開昭64−46339号公報参照）。
わゆるパリティチェック方式によって伝送誤り率を検出
するためにデータの各フレームに１ビットずつ検出され
るエラーパルスのパルス幅を延伸するようにした回路が
知られている（例えば特開昭64−46339号公報参照）。
［発明が解決しようとする課題］ ところで、デジタルデータ伝送においては、たとえ
ば、第４図に示すSONET（Synchronous Optical NETwor
k）のSTS−12のフレームフォーマットのように１フレー
ム中にエラーパルス（パリティbit）が複数個（B1:8bi
t、B2:96bit）存在するものが見られる。しかし、従来
のエラーパルス延伸回路は、１フレームに１ビットだけ
含まれるエラーパルスの延伸には適用可能であるが、１
フレームに複数のエラーパルスが含まれる場合には、適
用できないという問題点があった。
ば、第４図に示すSONET（Synchronous Optical NETwor
k）のSTS−12のフレームフォーマットのように１フレー
ム中にエラーパルス（パリティbit）が複数個（B1:8bi
t、B2:96bit）存在するものが見られる。しかし、従来
のエラーパルス延伸回路は、１フレームに１ビットだけ
含まれるエラーパルスの延伸には適用可能であるが、１
フレームに複数のエラーパルスが含まれる場合には、適
用できないという問題点があった。
［課題を解決するための手段］ この発明は、各フレームのデータ中に検出される複数
のエラーパルスを時間的に延伸して出力するエラーパル
ス延伸回路であって、エラーパルスをカウントするカウ
ント手段と、データの基準クロックパルスを所定の比率
で分周する分周手段と、カウント手段のカウントした個
数だけの分周クロックパルスを連続的に出力するパルス
発生手段を備えたことを特徴とするエラーパルス延伸回
路である。
のエラーパルスを時間的に延伸して出力するエラーパル
ス延伸回路であって、エラーパルスをカウントするカウ
ント手段と、データの基準クロックパルスを所定の比率
で分周する分周手段と、カウント手段のカウントした個
数だけの分周クロックパルスを連続的に出力するパルス
発生手段を備えたことを特徴とするエラーパルス延伸回
路である。
上記パルス発生手段は、カウント手段によってカウン
トされた数だけ分周クロックパルスをカウントとするカ
ウンタ回路と、前記カウンタ回路のカウント期間だけ分
周クロックパルスを出力するフリップフロップ回路を備
えた回路であることが好ましい。
トされた数だけ分周クロックパルスをカウントとするカ
ウンタ回路と、前記カウンタ回路のカウント期間だけ分
周クロックパルスを出力するフリップフロップ回路を備
えた回路であることが好ましい。
第１図はこの発明の原理を示すブロック図であり、10
1は１フレームのデータ中に検出される複数のエラーパ
ルスをカウントするカウント手段、102はデータの基準
クロックパルスを所定の比率に分周する分周手段、103
はカウント手段101をカウントした個数だけの分周クロ
ックパルスを連続的に出力するパルス発生手段である。
1は１フレームのデータ中に検出される複数のエラーパ
ルスをカウントするカウント手段、102はデータの基準
クロックパルスを所定の比率に分周する分周手段、103
はカウント手段101をカウントした個数だけの分周クロ
ックパルスを連続的に出力するパルス発生手段である。
［作用］ 第１図において、カウント手段101は各フレームのデ
ータ中に検出される複数のエラーパルスの数をカウント
すると、そのカウント値をパルス発生手段103に入力す
る。パルス発生手段103は分周手段102によって分周され
たクロックパルスを受けてカウント手段101のカウント
した個数だけの分周クロックパルスを連続的に出力す
る。従って、各フレームに含まれる複数のエラーパルス
は分周手段102における分周周期だけ延伸されてパルス
発生手段103から出力される。
ータ中に検出される複数のエラーパルスの数をカウント
すると、そのカウント値をパルス発生手段103に入力す
る。パルス発生手段103は分周手段102によって分周され
たクロックパルスを受けてカウント手段101のカウント
した個数だけの分周クロックパルスを連続的に出力す
る。従って、各フレームに含まれる複数のエラーパルス
は分周手段102における分周周期だけ延伸されてパルス
発生手段103から出力される。
［実施例］ 以下、図面に示す実施例に基づいて、この発明を詳述
する。これによってこの発明が限定されるものではな
い。
する。これによってこの発明が限定されるものではな
い。
第４図はこの実施例に適用するSONETのSTS−12のフレ
ームフォーマットを示すが、このフレームフォーマット
は各行が1080バイト（8640bit）の９行からなるデータ
によって構成され、領域B1には８ビットのパリティービ
ットが含まれ、領域B2には96ビットがパリティービット
に含まれている。
ームフォーマットを示すが、このフレームフォーマット
は各行が1080バイト（8640bit）の９行からなるデータ
によって構成され、領域B1には８ビットのパリティービ
ットが含まれ、領域B2には96ビットがパリティービット
に含まれている。
第２図はTTL論理回路で構成したこの発明の一実施例
を示すエラーパルス延伸回路であり、101は各フレーム
で検出した複数のエラーパルスをカウントするカウント
手段、102はデータ用の基準クロックパルスを所定の比
率で分周する分周手段、103はカウント手段101のカウン
トした個数だけの分周クロックパルスを連続的に出力す
るパルス発生手段である。
を示すエラーパルス延伸回路であり、101は各フレーム
で検出した複数のエラーパルスをカウントするカウント
手段、102はデータ用の基準クロックパルスを所定の比
率で分周する分周手段、103はカウント手段101のカウン
トした個数だけの分周クロックパルスを連続的に出力す
るパルス発生手段である。
第２図において、１は基準クロックパルスCK1を1/27
に分周して分周クロックパルスCK2を出力する分周回路
であるが、これには公知のものが適用できるもので、そ
の詳細な説明は省略できる。2a,2b及び3a,3bはそれぞれ
同期式4bitカウンタ（例えばTTL74160）、４〜10はイン
バータ（例えばTTL7404）、11,13はNANDゲート（例えば
TTL7430）、12はNANDゲート（例えばTTL7400）、14はOR
ゲート（例えばTTL7432）、15,16はORゲート（例えばTT
L4072）、17はANDゲート（例えばTTL7408）、18はNORゲ
ート（例えばTTL7402）、19はインバータ（例えばTTL74
04）。20はJKフリップフロップ（例えばTTL7470）、21
はNORゲート（例えば7402）である。TPは第４図に示す
フレームフォーマットの領域B2の位置を表す位置パルス
であり、カウンタ2a及び2bのLOAD端子に入力される。EP
はB2で検出されたエラーパルスであり、カウンタ2a及び
2bのENABLE−Ｐ端子にそれぞれ入力される。CK1はカウ
ンタ2a,2bのCLOCK端子に入力される基準クロックパルス
である。LPはフレームの領域B2からエラーパルスが出力
を完了するタイミングで出力されるロードパルスであ
り、NANDゲート12に入力される。CRはクリア信号であ
り、カウンタ2a,2b,3a,3b及びJKフリップフロップ20のC
LEAR端子に入力される。また、カウンタ2a及び2bのデー
タ入力端子はすべてグラウンドに接続されると共にカウ
ンタ2a,3aのENABLE−Ｔ端子は常に「１」が入力される
よう電源に接続され、また、カウンタ2a,3aのRIPPLE−C
ARRY出力端子はそれぞれカウンタ2b,3bのENABLE−Ｔ端
子に接続される。なお、この実施例に適用されるフレー
ムフォーマットは前述のように１フレーム当り最大96bi
t（B2領域）を含むので、4bitのカウンタ2a,2bによって
７ビットのバイナリーカウンタを構成している。カウン
タ2a及び2bの出力は、インバータ４〜10によってそれぞ
れ反転され、カウンタ3a,3bのデータ入力端子に入力さ
れると共にNANDゲート11に入力される。また、NANDゲー
ト11の出力はロードパルスLPと共にNANDゲート12に入力
され、NANDゲート12の出力はインバータ19及びカウンタ
3a,3bのLOAD端子に入力される。分周クロックパルスCK2
はカウンタ3a,3bのCLOCK端子及びJKフリップフロップ20
のCLOCK端子、更にNORゲート21に入力される。カウンタ
3a,3bの出力はORゲート15,16に入力される。また、カウ
ンタ3a,3bの７つの出力の内３つはNANDゲート13に入力
され、残る１つはNANDゲート13の出力と共にORゲート14
に入力される。ORゲート14の出力はカウンタ3a,3bのENA
BLE−Ｐ端子にそれぞれ入力され、またORゲート15と出
力と共にANDゲート17に入力される。ANDゲート17の出力
とインバータ19の出力がNORゲート18に入力され、NORゲ
ート18の出力はJKフリップフロップ20のＫ端子に入力さ
れる。そして JKフリップフロップ20の端子の出力は分周クロック
パルスCK2と共にNORゲート21に入力され、NORゲート21
は延伸されたエラーパルスEOを出力する。
に分周して分周クロックパルスCK2を出力する分周回路
であるが、これには公知のものが適用できるもので、そ
の詳細な説明は省略できる。2a,2b及び3a,3bはそれぞれ
同期式4bitカウンタ（例えばTTL74160）、４〜10はイン
バータ（例えばTTL7404）、11,13はNANDゲート（例えば
TTL7430）、12はNANDゲート（例えばTTL7400）、14はOR
ゲート（例えばTTL7432）、15,16はORゲート（例えばTT
L4072）、17はANDゲート（例えばTTL7408）、18はNORゲ
ート（例えばTTL7402）、19はインバータ（例えばTTL74
04）。20はJKフリップフロップ（例えばTTL7470）、21
はNORゲート（例えば7402）である。TPは第４図に示す
フレームフォーマットの領域B2の位置を表す位置パルス
であり、カウンタ2a及び2bのLOAD端子に入力される。EP
はB2で検出されたエラーパルスであり、カウンタ2a及び
2bのENABLE−Ｐ端子にそれぞれ入力される。CK1はカウ
ンタ2a,2bのCLOCK端子に入力される基準クロックパルス
である。LPはフレームの領域B2からエラーパルスが出力
を完了するタイミングで出力されるロードパルスであ
り、NANDゲート12に入力される。CRはクリア信号であ
り、カウンタ2a,2b,3a,3b及びJKフリップフロップ20のC
LEAR端子に入力される。また、カウンタ2a及び2bのデー
タ入力端子はすべてグラウンドに接続されると共にカウ
ンタ2a,3aのENABLE−Ｔ端子は常に「１」が入力される
よう電源に接続され、また、カウンタ2a,3aのRIPPLE−C
ARRY出力端子はそれぞれカウンタ2b,3bのENABLE−Ｔ端
子に接続される。なお、この実施例に適用されるフレー
ムフォーマットは前述のように１フレーム当り最大96bi
t（B2領域）を含むので、4bitのカウンタ2a,2bによって
７ビットのバイナリーカウンタを構成している。カウン
タ2a及び2bの出力は、インバータ４〜10によってそれぞ
れ反転され、カウンタ3a,3bのデータ入力端子に入力さ
れると共にNANDゲート11に入力される。また、NANDゲー
ト11の出力はロードパルスLPと共にNANDゲート12に入力
され、NANDゲート12の出力はインバータ19及びカウンタ
3a,3bのLOAD端子に入力される。分周クロックパルスCK2
はカウンタ3a,3bのCLOCK端子及びJKフリップフロップ20
のCLOCK端子、更にNORゲート21に入力される。カウンタ
3a,3bの出力はORゲート15,16に入力される。また、カウ
ンタ3a,3bの７つの出力の内３つはNANDゲート13に入力
され、残る１つはNANDゲート13の出力と共にORゲート14
に入力される。ORゲート14の出力はカウンタ3a,3bのENA
BLE−Ｐ端子にそれぞれ入力され、またORゲート15と出
力と共にANDゲート17に入力される。ANDゲート17の出力
とインバータ19の出力がNORゲート18に入力され、NORゲ
ート18の出力はJKフリップフロップ20のＫ端子に入力さ
れる。そして JKフリップフロップ20の端子の出力は分周クロック
パルスCK2と共にNORゲート21に入力され、NORゲート21
は延伸されたエラーパルスEOを出力する。
このような構成における動作を第３図に示す波形説明
図を用いて説明する。今、第４図に示すフレームフォー
マットの領域B2によって８個のエラーパルスEPが存在す
るものとすると、そのエラーパルスEPは、カウンタ2a,2
bに入力されて、カウントアップされる。そして、領域B
2によるエラーパルスが終了するタイミングで、第３図
の（ａ）に示すようにロードパルスLPが入力されると、
カウンタ2a,2bのカウント値がインバータ４〜10によっ
て反転してカウンタ3a,3bをロードさせる。カウンタ3a,
3bは第３図の（ｂ）に示す1/27分周クロックパルスに同
期してカウントを開始し、第３図の（ｃ）に示すように
「1110111」から「1111110」までのデータを連続的に出
力する。カウンタ3a,3bがデータを出力する期間、JKフ
リップフロップ20のＱ端子の出力は第３図の（ｄ）に示
すように「１」となるので、NORゲート21からは第３図
の（ｅ）に示すように８個の分周クロックパルス、すな
わち、延伸されたエラーパルスEOが順次出力される。な
お、NANDゲート13及びNORゲート14はカウンタ3a,3bの出
力するデータが「1111110」になった時、カウンタ3a,3b
のカウント動作を停止させるための回路であり、NANDゲ
ート11及び12はエラーパルスEPが全く入力されない時に
ロードパルスLPをマスクするための回路であり、更にOR
ゲート15,16はリセット解除後の誤動作を防止するため
に設けられた回路である。
図を用いて説明する。今、第４図に示すフレームフォー
マットの領域B2によって８個のエラーパルスEPが存在す
るものとすると、そのエラーパルスEPは、カウンタ2a,2
bに入力されて、カウントアップされる。そして、領域B
2によるエラーパルスが終了するタイミングで、第３図
の（ａ）に示すようにロードパルスLPが入力されると、
カウンタ2a,2bのカウント値がインバータ４〜10によっ
て反転してカウンタ3a,3bをロードさせる。カウンタ3a,
3bは第３図の（ｂ）に示す1/27分周クロックパルスに同
期してカウントを開始し、第３図の（ｃ）に示すように
「1110111」から「1111110」までのデータを連続的に出
力する。カウンタ3a,3bがデータを出力する期間、JKフ
リップフロップ20のＱ端子の出力は第３図の（ｄ）に示
すように「１」となるので、NORゲート21からは第３図
の（ｅ）に示すように８個の分周クロックパルス、すな
わち、延伸されたエラーパルスEOが順次出力される。な
お、NANDゲート13及びNORゲート14はカウンタ3a,3bの出
力するデータが「1111110」になった時、カウンタ3a,3b
のカウント動作を停止させるための回路であり、NANDゲ
ート11及び12はエラーパルスEPが全く入力されない時に
ロードパルスLPをマスクするための回路であり、更にOR
ゲート15,16はリセット解除後の誤動作を防止するため
に設けられた回路である。
なお、上記実施例においては分周回路１の分周比を1/
27としているが、次のフレームまで延伸エラーパルスEO
のすべてが出力されるように配慮して分周比を変化させ
ることにより、延伸されたエラーパルスのパルス幅を任
意に変化させることができる。
27としているが、次のフレームまで延伸エラーパルスEO
のすべてが出力されるように配慮して分周比を変化させ
ることにより、延伸されたエラーパルスのパルス幅を任
意に変化させることができる。
［発明の効果］ この発明によれば、１フレームに検出される複数のエ
ラーパルスを時間的に延伸して、シリアル出力すること
ができると共に、エラーパルスのパルス幅を任意に設定
することができるので、エラーパルスのモニターが極め
て容易になる。
ラーパルスを時間的に延伸して、シリアル出力すること
ができると共に、エラーパルスのパルス幅を任意に設定
することができるので、エラーパルスのモニターが極め
て容易になる。
第１図はこの発明の原理を示すブロック図、第２図はこ
の発明の一実施例を説明する回路図、第３図は第２図の
回路の動作を説明する波形説明図、第４図は第２図に示
す実施例に適用されるフレームフォーマットの説明図で
ある。 第１図及び第２図において、 101……カウント手段、102……分周手段、103……出力
手段である。
の発明の一実施例を説明する回路図、第３図は第２図の
回路の動作を説明する波形説明図、第４図は第２図に示
す実施例に適用されるフレームフォーマットの説明図で
ある。 第１図及び第２図において、 101……カウント手段、102……分周手段、103……出力
手段である。
Claims (2)
- 【請求項１】各フレームのデータにおいて検出された複
数のエラーパルスを時間的に延伸して出力するエラーパ
ルス延伸回路であって、エラーパルスをカウントするカ
ウント手段（101）と、データの基準クロックパルスを
所定の比率で分周する分周手段（102）と、カウント手
段のカウントした個数だけの分周クロックパルスを連続
的に出力するパルス発生手段（103）を備えたことを特
徴とするエラーパルス延伸回路。 - 【請求項２】パルス発生手段（103）が、カウント手段
（101）によってカウントされた数だけ分周クロックパ
ルスをカウントするカウンタ回路（3a,3b）と、前記カ
ウンタ回路（3a,3b）のカウント期間だけ分周クロック
パルスを出力するフリップフロップ回路（20）を備えて
なる請求項１記載のエラーパルス延伸回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303254A JP2695037B2 (ja) | 1990-11-07 | 1990-11-07 | エラーパルス延伸回路 |
| US08/272,518 US5463631A (en) | 1990-11-07 | 1994-07-11 | Error pulse width expanding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303254A JP2695037B2 (ja) | 1990-11-07 | 1990-11-07 | エラーパルス延伸回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172830A JPH04172830A (ja) | 1992-06-19 |
| JP2695037B2 true JP2695037B2 (ja) | 1997-12-24 |
Family
ID=17918739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303254A Expired - Lifetime JP2695037B2 (ja) | 1990-11-07 | 1990-11-07 | エラーパルス延伸回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463631A (ja) |
| JP (1) | JP2695037B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081107A1 (de) * | 2004-02-20 | 2005-09-01 | Continental Teves Ag & Co. Ohg | Verfahren und integrierter schaltkreis zur erhöhung der störfestigkeit |
| EP1948667B1 (en) * | 2005-11-08 | 2012-04-11 | F. Hoffmann-La Roche AG | Thiazolo[4,5-c]pyridine derivatives as mglu5 receptor antagonists |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB405384A (en) * | 1932-09-16 | 1934-02-08 | Douglas Motors 1932 Ltd | Improvements in or relating to valve gear of internal combustion engines |
| US3655959A (en) * | 1970-08-17 | 1972-04-11 | Computer Test Corp | Magnetic memory element testing system and method |
| CA1063719A (en) * | 1975-04-28 | 1979-10-02 | Control Data Corporation | Phase locked loop decoder |
| IT1041378B (it) * | 1975-06-10 | 1980-01-10 | Cselt Centro Studi Lab Telecom | Dispositivo per il rilevamento della qualita di trasmissione nei ricevitori di segnali numerici |
| US4006977A (en) * | 1976-01-22 | 1977-02-08 | Cgr Medical Corporation | Phase control system for polarized synchronous motors |
| US4234953A (en) * | 1978-12-07 | 1980-11-18 | Gte Automatic Electric Laboratories Incorporated | Error density detector |
| US4363123A (en) * | 1980-12-01 | 1982-12-07 | Northern Telecom Limited | Method of and apparatus for monitoring digital transmission systems in which line transmission errors are detected |
| US4490688A (en) * | 1981-04-06 | 1984-12-25 | Motorola, Inc. | Digital and analog phase detector for a frequency synthesizer |
| US4385383A (en) * | 1981-04-14 | 1983-05-24 | Gte Automatic Electric Laboratories, Inc. | Error rate detector |
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| US4675867A (en) * | 1983-12-14 | 1987-06-23 | Canon Kabushiki Kaisha | Data processing device |
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1994
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