JPS62176219A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は入力パルスのカウントを行なうカウンタ回路
に係り、特にマイクロコンピュータ・システムに内蔵さ
れるカウンタ回路に関する。

［発明の技術的背１］ 第７図は従来のカウンタ回路の一例を示す回路図である
。このカウンタ回路はＤ型フリツプフＯツブのＱ端子（
Ｑ信号出力端子）とＤ端子（データ入力端子）とを接続
して構成される１ピツトのバイナリカウンタ３０を例え
ば４個縦続接続し、初段のカウンタ３０１のＧＫ端子（
クロック信号入力端子）にクロック入力信号ＣＰを供給
することによって、全体で４ピツトのバイナリカウント
動作を行なうカウンタ回路を構成するようにしたもので
ある。

第８図は上記カウンタ回路の動作の一例を示すタイミン
グチャートである。図示するように、各桁のバイナリカ
ウンタ３０のＣＬＥＡＲ端子（クリア端子）に供給され
るクリア信号ＯＬが“Ｏ”レベルにされ、クリア状態が
解除された後、クロック入力信号ＣＰが゛１′ルベルに
立上がる毎に、各桁のカウンタ３０のＱ信号ＱＯないし
Ｑ３の組合わせからなるバイナリコードに応じたカウン
ト数が１づつ増加する。そしてクロック入力信号ＣＰが
１６回カウントされると、信号ＱＯないしＱ３はクリア
解除後の状態に戻る。すなわち、このカウンタ回路は１
６進カウンタ、言い換えればクロック入力信号ＣＰを１
／１６分周するカウンタとして動作する。そしてクロッ
ク入力信号ＣＰを１６回カウントする毎にオーバーフロ
ー信号ＯＦを出力する。

［背景技術の問題点］ 上記のような構成のカウンタ回路では初段のカウンタの
みにクロック入力信号が供給されるようになっているた
め、そのカウンタ回路のもつ桁数で決められた数のカウ
ント動作もしくは分周動作しかできない。

ところで、マイクロコンピュータ・システムなどでは、
ある制御を行なう場合にカウンタ回路を用いて所定のク
ロック信号のカウントや分周を行なうことがしばしばあ
る。このような用途に使用されるカウンタ回路はカウン
ト数や分周比が任意に変えられることが必要である。し
かしながら、上記従来のカウンタ回路ではいったん桁数
が決められると一定のカウント数もしくは分周比による
カウントしか行なえない。このため、従来ではソフトウ
ェア処理により前記Ｑ出力信号ＱＯないしＱ３を監視し
てカウント数が所定数になったらカウントとを停止する
とか、別に外付は回路を付加する必要がある。

［発明の目的コ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、カウント数もしくは分周比をそれ自
体で自由に設定することができるカウンタ回路を提供す
ることにある。

［発明の概要］ 上記目的を達成するため、この発明にあっては、複数桁
の単位カウンタと、下位桁の単位カウンタとこれより１
桁上位の単位カウンタとの間にそれぞれ挿入され、下位
桁の単位カウンタの出力信号から上位桁の単位カウンタ
に対する入力信号を形成する複数個のゲート回路と、最
下位桁の単位カウンタ及び上記各ゲート回路に選択的に
クロック信号を供給する手段とを具備したカウンタ回路
が提供されている。

すなわら、従来では最下位桁の単位カウンタのみにクロ
ック信号が供給されていたものを、下位桁の単位カウン
タとこれより１桁上位の単位カウンタとの間にゲート回
路をそれぞれ挿入し、これらのゲート回路及び最下位桁
の単位カウンタに選択的にクロック信号を供給すること
により、最下位桁以外の単位カウンタにもクロック信号
が供−拾できるようにしたものである。この結果、クロ
ック信号の供給の仕方に応じて任意のカウント数もしく
は分周比のカウンタ回路を構成することができる。

［発明の実施例］ 第１図はこの発明に係るカウンタ回路の基本的な構成を
示す回路図である。ここでは理解を容易するために単位
カウンタとしての１ビツトバイナリカウンタが４桁分設
けられた４ビツトのバイナリカウンタを例にした。

第１図において１１ないし１４はそれぞれＤ型フリップ
７０ツブのζ端子（Ｑ信号出力端子）とＤ端子（データ
入力端子）とを接続して構成した１ビツトのバイナリカ
ウンタである。これらカウンタ１１ないし１４の各ＣＬ
ＥＡＲ端子（クリア端子）は共通に接続され、ここにク
リア信号ＣＬが供給されるようになっている。

上記カウンタ１１と１２との間にはオア回路１５が、カ
ウンタ１２と１３との間にはオア回路１６が、カウンタ
１３と１４との間にはオア回路１７がそれぞれ挿入され
ている。これら各オア回路１５ないし１７はそれぞれ２
入力端子のものが使用される。

上記１桁目のカウンタ１１のＧＫ端子（クロック信号入
力端子）は、同期信号φＯで制御されるトランスファゲ
ート１８を介してクロック信号の入力端子１９に接続さ
れている。上記オア回路１５の一方の入力端子は１桁目
のカウンタ１１の０端子に接続され、このオア回路１５
の他方の入力端子は、同期信号φ１で制御されるトラン
スファゲート２０を介してクロック信号の入力端子２１
に接続されている。

上記オア回路１６の一方の入力端子は２桁目のカウンタ
１２のζ端子に接続され、このオア回路１６の他方の入
力端子は、同期信号φ２で制御されるトランスファゲー
ト２２を介してクロック信号の入力端子２３に接続され
ている。上記オア回路１１の一方の入力端子は３桁目の
カウンタ１３のｄ端子に接続され、このオア回路１７の
他方の入力端子は、同期信号φ３で制御されるトランス
ファゲート２４を介してクロック信号の入力端子２５に
接続されている。

このような構成のカウンタ回路では４つの入力端子１９
．２１．２３．２５に選択的にクロック信号ＣＰを供給
することにより、このクロック信号ＣＰを最大で＜２ｎ
　−１）／２ｎの分周比で分周することができる。なお
、このｎの値はバイナリカウンタ１１ないし１４の数で
あり、この場合、ｎ−４であるために、＜２ｎ−１）／
２ｎはＩｓ／　１６となる。

第２図は上記第１図に示すような基本回路を用いたこの
発明の一実施例の構成を示す回路図である。この実施例
回路は前記クロック信号の入力端子１９と２１とを接続
して、ここにクロック信号ＣＰを供給し、残りの入力端
子２３と２５にはクロック信号ＣＰを供給しないように
したものであり、１桁目のバイナリカウンタ１１とオア
回路１５とにクロック信＠ＣＰを選択的に供給するよう
に構成したものである。なおこの場合、クロック信号Ｃ
Ｐが供給されない入力端子２３と２５はアースに接続し
ておく。

このような構成のカウンタ回路の動作を第３図のタイミ
ングチャートに示す。このカウンタ回路では１桁目のバ
イナリカウンタ１１と２桁目のバイナリカウンタ１２に
クロック信号ＣＰが供給されるようになっているために
、このクロック信号ＣＰが“１″レベルに立上がった債
に１桁目及び２桁目のバイナリカウンタ１１．１２のＱ
出力信号ＱＯ１Ｑ１が゛１°ルベルになる。すなわち、
このカウンタ回路ではクロック信号ＣＰが変化する毎に
カウント数は３づつ増加する。なお、ここで２桁目のバ
イナリカウンタ１２において、１桁目のカウンタ１１の
ζ出力信号と入力端子２１からの入力クロック信号ＣＰ
とが衝突しないように、トランスファゲート１８と２０
は第３因に示すように互いに１”レベル期間が重ならな
い同期信号φ０とφ１でそれぞれＩＩＩ　＠されている
。このため、各カウンタ１１ないし１４のＱ出力信号Ｑ
ＯないしＱ３のレベル変化は信号φ０とφ１との期間に
別れて設定される。

例えば、クリア信号ＣＬによりクリア状態が解除された
後、始めてクロック信号ＣＰがパ１”レベルに立上がる
とき、まず、信号φＯの“１”レベル期間にトランスフ
ァゲート１８が開き、クロック信号ＣＰが１桁目のカウ
ンタ１１のＯＫ端子に入力し、このカウンタ１１のＱ出
力信号ＱＯが゛１１″レベルになる。次の信号φ１の゛
１°１°ルベルではトランスファゲート２０が開き、ク
ロック信号ＣＰはオア回路１５を介して２桁目のカウン
タ１２のＧＫ端子に入力する。従って、このカウンタ１
２のＱ出力信号Ｑ１が゛１′ルベルになる。このような
動作により、このカウンタ回路はクロック信号ＣＰの１
回の立上がりでカウント数は３だけ増加する。そして第
３図に示すように、クロック信号ＣＰが１６回立ち上が
り、この後、同期信号φ１の１１１　Ｉ＋レベル期間に
トランスファゲート２０が開き、クロック信号ＣＰが２
桁目のカウンタ１２のＧＫ端子に入力した後に各カウン
タ１１ないし１４のＱ出力信号ＱＯないしＱ３がり、リ
ア解除債の状態、すなわちＱＯ−０１−０２−０３−“
０″レベルの状態に戻る。これまでの期間に４桁目のカ
ウンタ１４のＱ出力信号Ｑ３は３回゛１”レベルになっ
ているため、この実施例のカウンタ回路はクロック信号
ＣＰを３／１６分周することになる。

第４図は上記第１図に示すような基本回路を用いたこの
発明の他の実施例の構成を示す回路図である。この実施
例回路は前記クロック信号の入力端子１９と２３とを接
続して、ここにクロック信号ＣＰを供給し、残りの入力
端子２０と２５にはクロック信号ＣＰを供給しないよう
にしたものであり、１桁目のバイナリカウンタ１１とオ
ア回路１６とにクロック信号ＣＰを選択的に供給するよ
うに構成したものである。なお上記実施例の場合と同様
に、クロック信号ＣＰが供給されない入力端子２０と２
５はアースに接続しておく。

このような構成のカウンタ回路の動作を第５因のタイミ
ングチャートに示す。このカウンタ回路では１桁目のバ
イナリカウンタ１１と３桁目のバイナリカウンタ１３に
クロック信号ＣＰが供給されるようになっているために
、このクロック信号ＣＰが゛１″レベルに立上がった後
に１折目及び３折目のバイナリカウンタ１１．１２のＱ
出力信号ＱＯ１Ｑ２が“１゛ルベルになる。すなわち、
このカウンタ回路ではクロック信号ＣＰが変化する毎に
カウント数は５づつ増加する。なお、この実施例の場合
にも３折目のバイナリカウンタ１３において、１折目の
カウンタ１１のご出力信号がオア回路１５を通過して２
折目のカウンタ１２に到達した後、このカウンタ１２Ｈ
出力信号と入力端子２３からの入力クロック信号ＣＰと
が衝突しないように、トランスファゲート１８と２２は
第３図に示すように互いにパ１ｎレベル期間が重ならな
い同期信号φＯとφ２で制御されている。

このカウンタ回路は第５図に示すように、クロック信号
ＣＰが１回立ち上がる毎にカウント数が５　（ＱＯ−０
２−’“１″レベル、Ｑｌ−Ｑ２−１４０１Ｔレベル）
、１０．１５．４．９．１４．３．８．１３．２．７．
１２．１．６．１１・・・というように順次５づつ増加
していき、クロック信号ＣＰが１７回目に立ち上がった
後に新しいカウントが開始される。

そしてこれまでの期間に４折目のカウンタ１４のＱ出力
信号口３は５回“１″レベルになっているため、この実
施例のカウンタ回路はクロック信号ＣＰを５７１６分周
することになる。

このようにこの発明のカウンタ回路ではクロック信号Ｃ
Ｐを入力端子１９．２１．２３．２５に選択的に供給す
ることにより、分周比を任意に設定することができる。

このため、マイクロコンピュータ・システムなどで使用
する際に、従来のように分周比をソフトウェア処理によ
り変える必要がないのでマイクロコンピュータの負担を
軽減することかできる。ざらに別に外付は回路を付加す
る必要もなり１４分周比をそれ自体で自由に設定するこ
とができる。

第６図は上記第１図に示すような基本回路を用いたこの
発明のさらに他の実施例の構成を示す回路図である。こ
の実施例回路は前記クロック信号の入力端子１９と２１
とに異なるクロック信＠ｃｐｉ及びＣＦ２を供給し、残
りの入力端子２３と２５にはクロック信号を供給しない
ようにしたものである。

すなわち、１折目のバイナリカウンタ１１にはクロック
信号ＣＰ１を、オア回路１５にはクロック信号ＣＰ２を
それぞれ選択的に供給するように構成したものである。

このような構成のカウンタ回路はクロック信号に重み付
けをしたものである。すなわちこのカウンタ回路は、ク
ロック信号ＣＰ１が１６回゛１″レベルに立上がれば４
折目のカウンタ１４のご出力信号口が″゛０″０″レベ
ルしてオーバーフロー信号ＯＦが出力されるが、クロッ
ク信号ＣＰ２が８回゛１°゛レベルに立上がってもオー
バーフロー信号ＯＦが出力される。この二つのクロック
信号ＣＰ１、ＣＦ２を一つのカウンタ回路でカウントす
るため、例えばクロック信号ＣＰ１の立ち上がりが１０
回とクロック信号ＣＰ２の立ち上がりが３回生じてもオ
ーバーフロー信号ＯＦが出力される。

このような機能のカウンタ回路を従来回路で実現するに
はｎ個のカウンタ回路と加算器が必要となり、回路構成
が複雑となるが、この実施例回路では単にクロック信号
の選択的供給のみにより実現することができる。

なお、この発明は上記実施例に限定されるものでなく種
々の変形が可能であることはいうまでもない。例えば上
記各実施例回路では単位カウンタとしてのバイナリカウ
ンタを４桁分だけ設けた場合について説明したが、これ
は自由に増減することができることはもちろんである。

ざらに各カウンタ相互間に設けられるゲート回路として
上記各実施例回路ではオア回路を設ける場合について説
明したが、これはオア回路の他のゲート回路、例えばア
ンド回路などを使用するようにしてもよい。

また、全ての入力端子１９．２１．２３．２５にクロッ
ク信号を供給する場合には、トランスファゲート１８．
２０．２２．２４に供給すべき同期信号φＯないしφ３
それぞれの゛１パレベル期間がクロック信号ＣＰの１”
レベル期間内に存在し、かつ同期信号φＯないしφ３の
゛１″１″レベルが互いに重ならないようにする必要が
ある。

［発明の効果］ 以上説明したようにこの発明によれば、カウント数もし
くは分周比をそれ自体で自由に設定することができるカ
ウンタ回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るカウンタ回路の基本的な構成を
示す回路図、第２図は第１図に示す基本回路を用いたこ
の発明の一実施例の構成を示す回路図、第３図は上記実
施例回路のタイミングチャート、第４図はこの発明の他
の実施例の構成を示す回路図、第５図は上記第４図回路
のタイミングチャート、第６図はこの発明のさらに他の
実施例の構成を示す回路図、第７図は従来回路の回路図
、第８図はそのタイミングチャートである。 １１、１２．１３．１４・・・バイナリカウンタ、１５
．１６゜１７・・・オア回路、１８．２０．２２．２４
・・・トランスファゲート、１９．２１．２３．２５・
・・クロック信号の入力端子。

Claims (2)

【特許請求の範囲】
1. （１）複数桁の単位カウンタと、 下位桁の単位カウンタとこれより１桁上位の単位カウン
   タとの間にそれぞれ挿入され、下位桁の単位カウンタの
   出力信号から上位桁の単位カウンタに対する入力信号を
   形成する複数個のゲート回路と、 最下位桁の単位カウンタ及び上記各ゲート回路に選択的
   にクロック信号を供給する手段と を具備したことを特徴とするカウンタ回路。
2. （２）前記ゲート回路がオア回路である特許請求の範囲
   第１項に記載のカウンタ回路。