JPH0483434A

JPH0483434A - クロック発生回路

Info

Publication number: JPH0483434A
Application number: JP2198777A
Authority: JP
Inventors: Toshiyuki Sakai; 俊行酒井; Kenji Harada; 健司原田; Osamu Takeda; 修武田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-07-25
Filing date: 1990-07-25
Publication date: 1992-03-17
Anticipated expiration: 2011-10-23
Also published as: JP2546040B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕周波数ｆｌクロックに同期し、且つ分周比が〔ｎ十Δｎ
〕（ｎは正の整数）の周波数ｆ２クロックを発生するク
ロック発生回路に関し、小型、低消費電力で且つ信頼度
の高いクロック発生回路を提供することを目的とし、周波数ｆｌクロックを入力信号として、周波数ｆ１クロ
ックと周波数ｆ２クロックの最大公約数で周波数ｆｌク
ロックを除算したパルス数を計数する計数手段と、周波
数ｆ１クロックをｎ分周および（ｎ＋１）分周する分周
手段と、周波数ｆ１クロックと計数手段の出力から、分
周手段をｎ分周器および、（ｎ＋１）分周器とＱて動作
させる制御出力を発生する制御出力発生手段とを備え構
成する。

〔産業上の利用分野〕

本発明は、　周波数ｆｌクロックに同期し、且つ分周比
が〔ｎ＋Δｎ〕（ｎは正の整数）の周波数ｆ２クロック
を発生するクロック発生回路に関する。

ディジタル通信において、例えば加入者線から送られて
くる６、３１２ＭＨｚクロックをユーザ網で使用する１
、５４４ＭＨｚクロックに変換することが必要になる。

ここで、１．５４４ＭＨｚクロックは６．３１２ＭＨｚ
クロックを正確に４分周したものではないが、６．３１
２ＭＨｚクロックに同期していることが必要である。

かかるクロック発生回路は小型、低消費電力で且つ信頼
度の高いことが要求されている。

〔従来の技術〕

第５図は従来例を説明するブロック図を示す。

第５図の従来例は、クロック発生回路としてＰＬＬ回路
を用いた例である。

図において、４０は位相比較器、５０は低域濾波器、６
０は電圧制御発振器、７０は分周器である。

ＰＬＬ回路は入力信号と分周器７０からの出力との位相
を、位相比較器４０で比較し、その出力を低域濾波器５
０をとおして、電圧制御発振器６０の制御電圧として印
加することにより、位相比較器４０での差をなくするよ
うに動作している。

〔発明が解決しようとする課題〕

上述のＰＬＬ回路では、その構成の中にアナログ回路が
存在しているので、部品点数が多くなり、回路の小型化
が困難であり、消費電力も大きい。

本発明は、小型、低消費電力で且つ信頼度の高いクロッ
ク発生回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は、周波
数ｆ１クロックを入力信号として、周波数ｆ１クロック
と周波数ｆ２クロックの最大公約数で周波数ｆｌクロッ
クを除算したパルス数を計数する計数手段であり、２０
は周波数ｆｌクロックをｎ分周および（ｎ、’＋１）分
周する分周手段であり、３０は周波数ｆ１クロックと計
数手段ｌＯの出力から、分周手段２０をｎ分周器および
、（ｎ＋１）分周器として動作させる制御出力を発生す
る制御出力発生手段であり、周波数ｆｌクロックをｎ分周した値と、周波数ｆ２クロ
ックとの差を分周手段２０で吸収することにより本課題
を解決するための手段とする。

〔作　用〕

周波数ｆ２クロックの発生は周波数ｆ１クロックと周波
数ｆ２クロックの最大公約数ａで周波数ｆｌクロックを
除算した周期を１周期として動作する。

そこで、上記の１周期の中に入る周波数ｆ１クロックの
数（ｍｌ）と周波数ｆ２クロックの数（ｍ２）を求める
。

ついでｍｌ−ｍ２Ｘｎ：＝ｐを求める。

ここで求めたｐが、１周期の中で、分周手段２０を（ｎ
＋１）分周器として動作させる回数である。

したがって、１周期の周波数ｆ１クロックの数（ｍｌ）
の中で、ｐ回は分周手段２０を（ｎ＋１）分周器として
動作させ、（ｍｌ−ｐＸ（ｎ＋１））／ｎ回は分周手段
２０をｎ分周器として動作させることにより、周波数ｆ
ｌクロックに同期した周波数ｆ２クロックを発生させる
ことが可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明する図、第３図は４ビツト
バイナリカウンタを説明する図、第４図は本発明の実施
例のタイムチャートを説明する図をそれぞれ示す。なお
、企図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は、第１図で説明した計数
手段１０として、３個の４ビツトバイナリカウンタ１１
．１２．１３と、否定論理積回路（以下ＮＡＮＤＡＮＤ
回路る）１４と、論理積回路（以下ＡＮＤ回路と称する
）１５、分周手段２０として、４ビツトバイナリカウンタ２１、制御出力発生手段３０として、２個の４ビツトバイナリ
カウンタ３１．３２と、Ｊ−にフリップフロップ回路（
Ｊ−ＫＦＦ回路と称する）３３と、３個のインバータ３
４Ａ、３４Ｂ、３４Ｃと、否定論理和回路（以下ＮＯＲ
回路と称する）３５と、ＡＮＤ回路３６．３８および論
理和回路（以下０２回路と称する）３７から構成した例
である。

第３図は第２図で使用する４ビツトバイナリカウンタの
入出力端子を示し、ＤＡ、ＤＢ、ＤＣｌＤＤ、は初期設
定値の入力端子、Ｌは初期設定値のロード信号入力端子
、ＣＫはクロック信号の入力端子、ＥＮはイネーブル信
号入力端子、ＣＩはキャリイの入力端子、ＱＡ、ＱＢ、
ＱＣ，ＱＤはバイナリカウンタの出力端子、ＣＯはキャ
リイの出力端子を示す。

第２図の動作は、第１図で説明した周波数ｆ１クロック
として６．３１２ＭＨｚクロ・ｙり、周波数ｆ２クロッ
クとして１．５４４ＭＨｚクロックを使用し、ｎ＝４の
例である。

ここで、６．３１２ＭＨｚクロックと１．５４４　ＭＨ
ｚクロックの最大公約数ａは５ｘｔｏ’であり、６．３
１２Ｘ１０”　　１．５４４Ｘ１０’を８×１０３で除
算することにより、ｍｌ−７８９、ｍ２＝１９３が求め
られる。

ここでｐは、ｐ＝ｍｌ−ｍ２Ｘｎ＝７８９−１９３Ｘ４＝１７となり、６．３１２ＭＨｚクロ・ツクの７８９ノ々ルス
を１周期として動作し、その中で１７回だけ、分周手段
２０を５分周器として動作させ、１７６回は４分周器と
して動作させることにより６．３１２ＭＨｚクロックに
同期した１、５４４ＭＨｚクロ・ツクを発生することが
できる。（（１７＋１７６）ｘ３ｘｌｏ”で１．５４４
ＭＨｚクロ・ツクとなる〕。

このとき、６．３１２ＭＨｚクロック５個を１周期とす
るパルスが１７個発生するが、このパルスの発生位置を
８ＫＨｚ内で均等に分散するようにすると、４６〜４７
パルス周期で制御を行うことが必要になる。

第４図は第２図の動作を示すタイムチャートである。

まず、カウンタ１１には１０１１、カウンタ１２には１
１１０、カウンタ１３には１１００がロードされた後６
．３１２ＭＨｚクロック計数を開始する。

カウンタ１１には１０１１がロードされるので、最初の
５ビツトが入力したときにキャリイＣＯを出力し、それ
以降は４ビツトバイナリカウンタとして動作し１６パル
ス計数してキャリイＣＯを出力する。

カウンタ１２、カウンタ１３も同様に、初期値をロード
した後それぞれ前段のカウンタのキャリイＣＯを入力と
して計数を行い、カウンタ１１〜１３で７８９進のカウ
ンタとして動作する。

ＮＡＮＤ回路１４はカウンタ１１とカウンタ１３のキャ
リイＣＯを入力とし、７８９パルスをカウントしたとき
に「０」を出力する。

このＮＡＮＤ回路１４の出力「０」により、カウンタ３
１、カウンタ３２に、０００１と１１０１を強制ロード
し、６．３１２ＭＨｚクロックの計数を開始する。

最初は、カウンタ３１には０００１がロードされている
ので、１５カウントでキャリイＣＯを出力し、次のカウ
ントからは１６進のカウンタとして動作する。

カウンタ３２は、最初の１５カウントと続く２回の１６
カウントで発生する３個のキャリイＣＯをカウントして
キャリイＣＯを出力することにより４７進カウンタとし
て動作する。

このときのＪ−ＫＦＦ回路３３の出力は０．１であり、
４７カウントしたときに再びカウンタ３１に０００１を
ロードし４７進カウンタとして動作する。

２度目に４７カウントしたとき（こは、カウンタ３２の
キャリイＣＯによりＪ−ＫＦＦ回路３３の入力はｌ、１
となり、出力は反転して１，０となり、カウンタ３１に
００１０をロードするので４６進カウンタとして動作す
る。

このようにして、カウンタ３２のキャリイＣＯにより、
Ｊ−ＫＦＦ回路３３を反転させ、その出力０１、および
１０をカウンタ３１のＤＡ、ＤＢに交互にロードするこ
とにより、カウンタ３１、カウンタ３２を４６進／４７
進のカウンタとして切り換え動作させている。

ＮＯＲ回路３５には、カウンタ３２のキャリイＣ○と７
８９パルスカウントして発生する「１」が入力されてお
り、カウンタ３２がキャリイＣＯを出力したときおよび
カウンタ１１〜１３が７８９カウントしたときに「０」
を出力する。

カウンタ２１は２ビツトバイナリカウンタとして動作す
るので、ＣＫ端子に入力している６、３１２ＭＨｚクロ
ックを４分周して出力する。

また、Ｃｉ端子にはＮＯＲ回路３５の出力が接続されて
おり、カウンタ３１、カウンタ３２で構成される４６進
／４７進のカウンタのキャリイＣ○、および最後の４４
パルスをカウントしたときの７８９進カウンタからの出
力（インバータ３４Ｂの出力）により「０」が入力され
る。

カウンタ２１は通常は４分周器として動作しているが、
Ｃｉ端子に「０」が入力したときには、カウントはイン
ヒビットされ、５パルスの入力かあったときに、出力端
子ＱＢから出力が発生する５分周器として動作する。

上記の動作において、カウンタ１１〜１３．２１．３１
，３２は８ＫＨｚ周期で初期化を行うので、ノイズ等に
よる誤動作が生じても最小限の時間で復帰することがで
きる。

〔発明の効果〕

以上のような本発明によれば、回路をすべてディジタル
化することにより、入力クロックに同期し、入力クロッ
クを（ｎ十へｎ〕（ｎは正の整数）分周する、低消費電
力で且つ信頼度の高いクロック発生回路を提供すること
ができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、第３図は４ビツトバイナリカウンタを説明する図、第４
図は本発明の実施例のタイムチャートを説明する図、第５図は従来例を説明するブロック図、をそれぞれ示す
。図において、１０は計数手段、１工、１２．１３．２１，３１，３２は４ビツトバイナ
リカウンタ、１４はＮＡＮＤＡＮＤ回路、３６．３８はＡＮＤ回路、２０は分周手段、３０は制御出力発生手段、３３はＪ−ＫＦＦ回路、３４Ａ、３４Ｂ、３４Ｃはインバータ、３５はＮＯＲ回
路、３７はＯＲ回路、４０は位相比較器、５Ｑよ低域濾波器、６０ま電圧制御発振器、７０は分周器、をそれぞれ示す。ｆ１クロック ↓ ｆ２クロック本発明の詳細な説明するブロック図第１図４ビツトバイナリカウンタを説明する図第３図

Claims

【特許請求の範囲】周波数ｆ１クロックに同期し、且つ分周比が〔ｎ＋Δｎ
〕（ｎは正の整数）の周波数ｆ２クロックを発生するク
ロック発生回路であって、周波数ｆ１クロックを入力信
号として、周波数ｆ１クロックと周波数ｆ２クロックの
最大公約数で周波数ｆ１クロックを除算したパルス数を
計数する計数手段（１０）と、周波数ｆ１クロックをｎ分周および（ｎ＋１）分周する
分周手段（２０）と、周波数ｆ１クロックと前記計数手段（１０）の出力から
、前記分周手段（２０）をｎ分周器および、（ｎ＋１）
分周器として動作させる制御出力を発生する制御出力発
生手段（３０）とを備えたことを特徴とするクロック発
生回路。