JPH0548435A - （２ｎ＋１）／２分周回路 - Google Patents
（２ｎ＋１）／２分周回路Info
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- JPH0548435A JPH0548435A JP20210091A JP20210091A JPH0548435A JP H0548435 A JPH0548435 A JP H0548435A JP 20210091 A JP20210091 A JP 20210091A JP 20210091 A JP20210091 A JP 20210091A JP H0548435 A JPH0548435 A JP H0548435A
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Abstract
(57)【要約】
【目的】 マスタクロックの周波数を分周したクロック
を作成する分周回路に関し、マスタクロックの周波数を
（２ｎ＋１）／２分周する分周回路を提供することを目
的とする。 【構成】 周波数Ｎのマスタクロック１を分周し、出力
クロック６として送出する分周回路において、出力クロ
ックにより初期設定を行ってマスタクロックをｎ回（ｎ
は２以上の整数）計数するごとにパルスを出力するｎ分
周回路２と、出力クロックにより初期設定を行ってマス
タクロックをｎ＋１回計数する都度パルスを出力するｎ
＋１分周回路３と、前記ｎ分周回路２の出力パルスを１
回置きに消去して出力するマスク回路４と、前記マスク
回路４よりの出力パルスと前記ｎ＋１分周回路３よりの
出力パルスを入力して合成し、マスタクロックの周波数
を（２ｎ＋１）／２分周した出力クロック６を送出する
パルス合成出力回路５を備えるように構成する。
を作成する分周回路に関し、マスタクロックの周波数を
（２ｎ＋１）／２分周する分周回路を提供することを目
的とする。 【構成】 周波数Ｎのマスタクロック１を分周し、出力
クロック６として送出する分周回路において、出力クロ
ックにより初期設定を行ってマスタクロックをｎ回（ｎ
は２以上の整数）計数するごとにパルスを出力するｎ分
周回路２と、出力クロックにより初期設定を行ってマス
タクロックをｎ＋１回計数する都度パルスを出力するｎ
＋１分周回路３と、前記ｎ分周回路２の出力パルスを１
回置きに消去して出力するマスク回路４と、前記マスク
回路４よりの出力パルスと前記ｎ＋１分周回路３よりの
出力パルスを入力して合成し、マスタクロックの周波数
を（２ｎ＋１）／２分周した出力クロック６を送出する
パルス合成出力回路５を備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はマスタクロックの周波数
を分周したクロックを作成する分周回路に関する。
を分周したクロックを作成する分周回路に関する。
【０００２】ディジタル回路のパルス・ジェネレータに
は、マスタクロックを入力して分周し、装置の動作クロ
ックとして出力する分周回路が多数使用されている。電
子回路の高速化に伴い、各種デバイスは次第に高速で動
作するようになってきているが、温湿度条件や電源条件
等の変動に対して安定した動作を行うため、マスタクロ
ックの周波数を１／２或いはそれ以下に下げてマージン
を確保する手法がある。これは、例えば周波数２Ｎ（Ｍ
Ｈｚ）のマスタクロックで動作していた回路のマスタク
ロックの周波数をＮ（ＭＨｚ）として同じ機能を実現し
ようとするものである。
は、マスタクロックを入力して分周し、装置の動作クロ
ックとして出力する分周回路が多数使用されている。電
子回路の高速化に伴い、各種デバイスは次第に高速で動
作するようになってきているが、温湿度条件や電源条件
等の変動に対して安定した動作を行うため、マスタクロ
ックの周波数を１／２或いはそれ以下に下げてマージン
を確保する手法がある。これは、例えば周波数２Ｎ（Ｍ
Ｈｚ）のマスタクロックで動作していた回路のマスタク
ロックの周波数をＮ（ＭＨｚ）として同じ機能を実現し
ようとするものである。
【０００３】上記の方法では、マスタクロックの周波数
２Ｎ（ＭＨｚ）をＮ（ＭＨｚ）に落としたときに、マス
タクロックを分周して動作クロックを作成していた分周
回路の分周値も１／２にする必要がある。例えば、偶数
（２ｎ）分周して動作クロックを作成していた分周回路
であれば、分周値２ｎを１／２、即ち、２ｎ／２＝ｎ分
周に変えることにより前記の条件を満足させることとな
る。
２Ｎ（ＭＨｚ）をＮ（ＭＨｚ）に落としたときに、マス
タクロックを分周して動作クロックを作成していた分周
回路の分周値も１／２にする必要がある。例えば、偶数
（２ｎ）分周して動作クロックを作成していた分周回路
であれば、分周値２ｎを１／２、即ち、２ｎ／２＝ｎ分
周に変えることにより前記の条件を満足させることとな
る。
【０００４】しかし、上記のようにマスタクロックを偶
数（２ｎ）分周していた分周回路の場合は容易に１／２
にできるが、奇数分周、例えば２ｎ＋１分周していた分
周回路の分周値を１／２にする場合には、（２ｎ＋１）
／２が整数でないため、分周回路を簡単に実現すること
ができず、動作クロックの周波数を１／２にすることを
断念する結果となっていた。
数（２ｎ）分周していた分周回路の場合は容易に１／２
にできるが、奇数分周、例えば２ｎ＋１分周していた分
周回路の分周値を１／２にする場合には、（２ｎ＋１）
／２が整数でないため、分周回路を簡単に実現すること
ができず、動作クロックの周波数を１／２にすることを
断念する結果となっていた。
【０００５】以上の実態から（２ｎ＋１）／２分周を実
現する分周回路が求められている。
現する分周回路が求められている。
【０００６】
【従来の技術】図９は分周回路の使用形態を示す図であ
る。図９の(1) はマスタクロックを偶数分周して出力ク
ロックを作成するパルス・ジェネレータを示している。
る。図９の(1) はマスタクロックを偶数分周して出力ク
ロックを作成するパルス・ジェネレータを示している。
【０００７】図９(1) の(a) はマスタクロック21ａの周
波数（２Ｎで表す）が２Ｎ＝４０ＭＨｚで、出力クロッ
クが１０ＭＨｚのパルス・ジェネレータの原構成を示し
ている。この例では、マスタクロック21ａの周波数を分
周回路22ａにおいて１／４とし、周波数１０ＭＨｚの出
力クロックを作成している。分周値を２ｎで表すと分周
回路22ａはｎ＝２の２ｎ分周回路、即ち、４分周回路と
なる。
波数（２Ｎで表す）が２Ｎ＝４０ＭＨｚで、出力クロッ
クが１０ＭＨｚのパルス・ジェネレータの原構成を示し
ている。この例では、マスタクロック21ａの周波数を分
周回路22ａにおいて１／４とし、周波数１０ＭＨｚの出
力クロックを作成している。分周値を２ｎで表すと分周
回路22ａはｎ＝２の２ｎ分周回路、即ち、４分周回路と
なる。
【０００８】図９(1) の(b) は前記(a) のマスタクロッ
ク21ａの周波数を１／２に下げてマージンを増加させよ
うとする構成である。この場合、マスタクロック21ｂの
周波数を前記マスタクロック21ａの周波数の１／２のＮ
＝２０ＭＨｚにして出力クロックを(a) と同一周波数の
１０ＭＨｚに保つとすれば、分周回路22ｂの分周値を分
周回路21ａの１／２、即ち、２ｎ／２＝ｎにする必要が
ある。従って、分周回路22ｂはｎ＝２のｎ分周回路、即
ち、２分周回路とする必要がある。
ク21ａの周波数を１／２に下げてマージンを増加させよ
うとする構成である。この場合、マスタクロック21ｂの
周波数を前記マスタクロック21ａの周波数の１／２のＮ
＝２０ＭＨｚにして出力クロックを(a) と同一周波数の
１０ＭＨｚに保つとすれば、分周回路22ｂの分周値を分
周回路21ａの１／２、即ち、２ｎ／２＝ｎにする必要が
ある。従って、分周回路22ｂはｎ＝２のｎ分周回路、即
ち、２分周回路とする必要がある。
【０００９】図９の(2) はマスタクロックを奇数分周し
て出力クロックを作成するパルス・ジェネレータを示し
ている。図９(2) の(c) はマスタクロック21ｃの周波数
が２Ｎ＝５０ＭＨｚで、出力クロックとして前記と同じ
１０ＭＨｚが必要なパルス・ジェネレータの原構成を示
している。この例では、マスタクロック21ｃの周波数を
分周回路22ｃにおいて１／５とし、周波数１０ＭＨｚの
出力クロックを作成している。前記同様、ｎ＝２として
分周回路22ｃの分周値を表すと２ｎ＋１となり、分周回
路22ｃは２ｎ＋１分周回路、即ち、５分周回路となる。
て出力クロックを作成するパルス・ジェネレータを示し
ている。図９(2) の(c) はマスタクロック21ｃの周波数
が２Ｎ＝５０ＭＨｚで、出力クロックとして前記と同じ
１０ＭＨｚが必要なパルス・ジェネレータの原構成を示
している。この例では、マスタクロック21ｃの周波数を
分周回路22ｃにおいて１／５とし、周波数１０ＭＨｚの
出力クロックを作成している。前記同様、ｎ＝２として
分周回路22ｃの分周値を表すと２ｎ＋１となり、分周回
路22ｃは２ｎ＋１分周回路、即ち、５分周回路となる。
【００１０】図９(2) の(d) は前記(c) のマスタクロッ
ク21ｃの周波数を１／２に下げた構成である。この場
合、マスタクロック21ｄの周波数を前記マスタクロック
21ｃの周波数の１／２のＮ＝２５ＭＨｚとして出力クロ
ックを(a) と同一周波数の１０ＭＨｚを保つためには、
分周回路22ｄの分周値を分周回路21ｃの１／２にする必
要がある。しかし、この場合は分周回路22ｄの分周値は
（２ｎ＋１）／２＝２．５となり整数でなくなる。
ク21ｃの周波数を１／２に下げた構成である。この場
合、マスタクロック21ｄの周波数を前記マスタクロック
21ｃの周波数の１／２のＮ＝２５ＭＨｚとして出力クロ
ックを(a) と同一周波数の１０ＭＨｚを保つためには、
分周回路22ｄの分周値を分周回路21ｃの１／２にする必
要がある。しかし、この場合は分周回路22ｄの分周値は
（２ｎ＋１）／２＝２．５となり整数でなくなる。
【００１１】従来技術では整数でない分周回路を構成す
ることが困難であるため、図９(2)の(d) のような構成
をとることができなかった。即ち、マスタクロックの周
波数を奇数分周して出力クロックを作成している場合に
はマスタクロックの周波数を１／２にすることができな
かった。
ることが困難であるため、図９(2)の(d) のような構成
をとることができなかった。即ち、マスタクロックの周
波数を奇数分周して出力クロックを作成している場合に
はマスタクロックの周波数を１／２にすることができな
かった。
【００１２】
【発明が解決しようとする課題】出力する動作クロック
の周波数を変化させずにマスタクロックの周波数を１／
２に下げて動作マージンを増加させようとする場合、従
来技術ではマスタクロックを分周して動作クロックを作
成する分周回路に奇数分周回路、例えば２ｎ＋１分周回
路（ｎは正の整数）が使用されているときは（２ｎ＋
１）／２が整数にならないために動作クロックの条件を
満足する分周回路が構成できず、マスタクロックの周波
数を１／２に下げることができなかった。
の周波数を変化させずにマスタクロックの周波数を１／
２に下げて動作マージンを増加させようとする場合、従
来技術ではマスタクロックを分周して動作クロックを作
成する分周回路に奇数分周回路、例えば２ｎ＋１分周回
路（ｎは正の整数）が使用されているときは（２ｎ＋
１）／２が整数にならないために動作クロックの条件を
満足する分周回路が構成できず、マスタクロックの周波
数を１／２に下げることができなかった。
【００１３】本発明は、マスタクロックの周波数を（２
ｎ＋１）／２分周することが可能な分周回路を提供する
ことを目的とする。
ｎ＋１）／２分周することが可能な分周回路を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の基本構成
図、図２は本発明の他の基本構成図である。図中、１，
11は周波数Ｎ（Ｎは任意の整数）のマスタクロック、２
は出力クロック６により初期設定を行って前記マスタク
ロック１をｎ回（ｎは２以上の整数）計数するごとにパ
ルスを出力するｎ分周回路、３は前記出力クロック６に
より初期設定を行って前記マスタクロック１を計数し、
ｎ＋１回計数するごとにパルスを出力するｎ＋１分周回
路である。
図、図２は本発明の他の基本構成図である。図中、１，
11は周波数Ｎ（Ｎは任意の整数）のマスタクロック、２
は出力クロック６により初期設定を行って前記マスタク
ロック１をｎ回（ｎは２以上の整数）計数するごとにパ
ルスを出力するｎ分周回路、３は前記出力クロック６に
より初期設定を行って前記マスタクロック１を計数し、
ｎ＋１回計数するごとにパルスを出力するｎ＋１分周回
路である。
【００１５】４は前記ｎ分周回路２より出力されるパル
スを入力し、１回置きに消去して出力するマスク回路、
５は前記マスク回路４より出力されるパルスと前記ｎ＋
１分周回路３より出力されるパルスを入力して合成し、
前記マスタクロック１の周波数Ｎを（２ｎ＋１）／２分
周した出力クロック６を送出するパルス合成出力回路、
６, 15は出力クロックである。
スを入力し、１回置きに消去して出力するマスク回路、
５は前記マスク回路４より出力されるパルスと前記ｎ＋
１分周回路３より出力されるパルスを入力して合成し、
前記マスタクロック１の周波数Ｎを（２ｎ＋１）／２分
周した出力クロック６を送出するパルス合成出力回路、
６, 15は出力クロックである。
【００１６】また、12は出力するパルスを入力部にフィ
ードバックし、前記マスタクロック11により該マスタク
ロック11の周波数をｎ分周（ｎは２以上の整数）したパ
ルスとｎ＋１分周したパルスを作成して出力する複合分
周回路、13は前記複合分周回路12より出力される前記ｎ
分周パルスとｎ＋１分周パルスを入力し、制御信号の制
御により交互に切替えて前記複合分周回路12の入力部に
入力させる分周値切替回路、14は前記複合分周回路12よ
りパルスを入力して前記マスタクロック11の２ｎ＋１周
期のうちｎ周期またはｎ＋１周期の何れか一方の周期の
間送出する制御信号を作成し、前記分周値切替回路13に
出力する分周値切替制御回路である。
ードバックし、前記マスタクロック11により該マスタク
ロック11の周波数をｎ分周（ｎは２以上の整数）したパ
ルスとｎ＋１分周したパルスを作成して出力する複合分
周回路、13は前記複合分周回路12より出力される前記ｎ
分周パルスとｎ＋１分周パルスを入力し、制御信号の制
御により交互に切替えて前記複合分周回路12の入力部に
入力させる分周値切替回路、14は前記複合分周回路12よ
りパルスを入力して前記マスタクロック11の２ｎ＋１周
期のうちｎ周期またはｎ＋１周期の何れか一方の周期の
間送出する制御信号を作成し、前記分周値切替回路13に
出力する分周値切替制御回路である。
【００１７】
【作用】図１におけるｎ分周回路２は、例えば周波数Ｎ
のマスタクロック１を入力して計数し、ｎ回（ｎは２以
上の整数）計数する都度、出力パルスを送出する計数回
路（図示省略）を内蔵し、出力クロック６により初期設
定を行うことにより前記マスタクロック１をｎ回計数す
るごとにパルスを出力するようにように構成されてい
る。かつ、その出力パルスはマスク回路４に入力され、
１回置きに消去されてパルス合成出力回路５に送出され
る。
のマスタクロック１を入力して計数し、ｎ回（ｎは２以
上の整数）計数する都度、出力パルスを送出する計数回
路（図示省略）を内蔵し、出力クロック６により初期設
定を行うことにより前記マスタクロック１をｎ回計数す
るごとにパルスを出力するようにように構成されてい
る。かつ、その出力パルスはマスク回路４に入力され、
１回置きに消去されてパルス合成出力回路５に送出され
る。
【００１８】また、ｎ＋１分周回路３は例えば前記マス
タクロック１を入力して計数し、ｎ＋１回計数する都
度、出力パルスを送出する計数回路（図示省略）を内蔵
しており、前記出力クロック６により初期設定を行うこ
とにより前記マスタクロック１をｎ＋１回計数するごと
に出力パルスを送出するように構成されている。
タクロック１を入力して計数し、ｎ＋１回計数する都
度、出力パルスを送出する計数回路（図示省略）を内蔵
しており、前記出力クロック６により初期設定を行うこ
とにより前記マスタクロック１をｎ＋１回計数するごと
に出力パルスを送出するように構成されている。
【００１９】パルス合成出力回路５は前記マスク回路４
より出力されるパルスと前記２ｎ＋１分周回路３より出
力されるパルスを入力して合成し、前記マスタクロック
１をｎ回計数するごとに出力されるパルスと、ｎ＋１回
計数するごとに出力されるパルスを交互に出力する。
より出力されるパルスと前記２ｎ＋１分周回路３より出
力されるパルスを入力して合成し、前記マスタクロック
１をｎ回計数するごとに出力されるパルスと、ｎ＋１回
計数するごとに出力されるパルスを交互に出力する。
【００２０】次に図２について説明する。図２における
複合分周回路12は、例えばリングカウンタの如き出力電
位を入力部にフィードバックすることにより入力する周
波数Ｎ（Ｎは任意の整数）のマスタクロック11の分周出
力を送出する回路（図示省略）を内蔵し、前記マスタク
ロック11の周波数Ｎをｎ分周（ｎは２以上の整数）した
パルスとｎ＋１分周したパルスを出力するように構成さ
れている。
複合分周回路12は、例えばリングカウンタの如き出力電
位を入力部にフィードバックすることにより入力する周
波数Ｎ（Ｎは任意の整数）のマスタクロック11の分周出
力を送出する回路（図示省略）を内蔵し、前記マスタク
ロック11の周波数Ｎをｎ分周（ｎは２以上の整数）した
パルスとｎ＋１分周したパルスを出力するように構成さ
れている。
【００２１】上記ｎ分周パルスとｎ＋１分周パルスは分
周値切替回路13に入力され、交互に切替えられて前記複
合分周回路12の入力部に入力される。分周値切替制御回
路14は前記分周値切替回路13が切替えを行うための制御
信号を作成する回路であり、複合分周回路12の出力パル
スを入力して前記マスタクロック11の２ｎ＋１周期のう
ちｎ周期またはｎ＋１周期の何れか一方の周期の間送出
される制御信号を作成し、前記分周値切替回路13に出力
する。
周値切替回路13に入力され、交互に切替えられて前記複
合分周回路12の入力部に入力される。分周値切替制御回
路14は前記分周値切替回路13が切替えを行うための制御
信号を作成する回路であり、複合分周回路12の出力パル
スを入力して前記マスタクロック11の２ｎ＋１周期のう
ちｎ周期またはｎ＋１周期の何れか一方の周期の間送出
される制御信号を作成し、前記分周値切替回路13に出力
する。
【００２２】上記の結果、複合分周回路12はｎ分周パル
スとｎ＋１分周パルスを交互に入力してマスタクロック
11の周波数Ｎを（２ｎ＋１）／２分周した出力クロック
15を送出する。
スとｎ＋１分周パルスを交互に入力してマスタクロック
11の周波数Ｎを（２ｎ＋１）／２分周した出力クロック
15を送出する。
【００２３】以上のように、図１及び図２の構成におい
ては奇数分周値（２ｎ＋１）をもつ分周回路の分周値を
１／２とした（２ｎ＋１）／２分周が実現できる。
ては奇数分周値（２ｎ＋１）をもつ分周回路の分周値を
１／２とした（２ｎ＋１）／２分周が実現できる。
【００２４】
【実施例】図３は図１の基本構成に基づく実施例の回路
ブロック図、図４は図３のタイムチャート、図５は図２
の基本構成に基づく実施例の回路ブロック図、図６は図
５のタイムチャート、図７及び図８は図５の実施例回路
ブロック図を説明する図である。
ブロック図、図４は図３のタイムチャート、図５は図２
の基本構成に基づく実施例の回路ブロック図、図６は図
５のタイムチャート、図７及び図８は図５の実施例回路
ブロック図を説明する図である。
【００２５】全図を通し同一記号は同一対象物を示し、
２はｎ分周回路を実現するカウンタ（以下、ＣＮＴ1 と
記す）、３はｎ＋１分周回路を実現するカウンタ（以
下、ＣＮＴ2 と記す）、13は分周値切替回路を実現する
セレクタ（以下、ＳＥＬと記す) 、14は分周値切替制御
回路を実現するフリップフロップ (以下、ＦＦ13と記
す) 、ＦＦ1 ，ＦＦ11, ＦＦ12はフリップフロップ、Ａ
ＮＤ1 ，ＡＮＤ11，ＡＮＤ 12は論理積回路、ＩＮＶ1 ，
ＩＮＶ2 、ＩＮＶ11はインバータ、ＮＯＲ1 , ＮＯ
Ｒ11，ＮＯＲ12はＮＯＲ回路である。
２はｎ分周回路を実現するカウンタ（以下、ＣＮＴ1 と
記す）、３はｎ＋１分周回路を実現するカウンタ（以
下、ＣＮＴ2 と記す）、13は分周値切替回路を実現する
セレクタ（以下、ＳＥＬと記す) 、14は分周値切替制御
回路を実現するフリップフロップ (以下、ＦＦ13と記
す) 、ＦＦ1 ，ＦＦ11, ＦＦ12はフリップフロップ、Ａ
ＮＤ1 ，ＡＮＤ11，ＡＮＤ 12は論理積回路、ＩＮＶ1 ，
ＩＮＶ2 、ＩＮＶ11はインバータ、ＮＯＲ1 , ＮＯ
Ｒ11，ＮＯＲ12はＮＯＲ回路である。
【００２６】図３は図１の基本構成に基づく（２ｎ＋
１）／２分周回路のｎ＝３の実施例として７／２分周回
路、即ち、３．５分周回路の構成を示しており、図中、
〜は図４に波形を図示した点である。以下、図４の
タイムチャートを併用して図３を説明する。
１）／２分周回路のｎ＝３の実施例として７／２分周回
路、即ち、３．５分周回路の構成を示しており、図中、
〜は図４に波形を図示した点である。以下、図４の
タイムチャートを併用して図３を説明する。
【００２７】ＣＮＴ1 及びＣＮＴ2 はそれぞれ１６進カ
ウンタで、１０進数で“０”より“１５”（１６進コー
ドでは０〜９，Ａ〜Ｆとなるが、以下、すべて１０進数
で記す）まで計数し、計数値が“１５”となったときに
Ｑ端子より論理レベル“１”（以下、論理レベルは単に
“１”または“０”と記す）の出力を送出する。
ウンタで、１０進数で“０”より“１５”（１６進コー
ドでは０〜９，Ａ〜Ｆとなるが、以下、すべて１０進数
で記す）まで計数し、計数値が“１５”となったときに
Ｑ端子より論理レベル“１”（以下、論理レベルは単に
“１”または“０”と記す）の出力を送出する。
【００２８】図３においては、ＣＮＴ1 はＤ０〜Ｄ３端
子に初期データとして“１３”をロードすることにより
カウント値３（ｎ＝３）のカウンタとして動作する。ま
た、ＣＮＴ2 は同様に初期データとして“１２”をロー
ドすることによりカウント値４（ｎ＋１＝４）のカウン
タとして動作する。
子に初期データとして“１３”をロードすることにより
カウント値３（ｎ＝３）のカウンタとして動作する。ま
た、ＣＮＴ2 は同様に初期データとして“１２”をロー
ドすることによりカウント値４（ｎ＋１＝４）のカウン
タとして動作する。
【００２９】なお、１６進カウンタの出力端子は４端子
からなるのが一般的であり、その場合は４端子の出力を
ＡＮＤ回路に入力し、全出力端子に“１”が出力された
ときにＡＮＤ回路より“１５”を示す出力を送出するよ
うにする。この他に、キャリーアウト出力により同一作
用を行わせることも可能であるが、ここでは説明を簡略
化するため、カウンタの１つの出力端子Ｑで上記の動作
を行うものとする。
からなるのが一般的であり、その場合は４端子の出力を
ＡＮＤ回路に入力し、全出力端子に“１”が出力された
ときにＡＮＤ回路より“１５”を示す出力を送出するよ
うにする。この他に、キャリーアウト出力により同一作
用を行わせることも可能であるが、ここでは説明を簡略
化するため、カウンタの１つの出力端子Ｑで上記の動作
を行うものとする。
【００３０】ＣＮＴ1 及びＣＮＴ2 はＣＫ端子に入力さ
れるマスタクロック１（図４の参照、以下、図４を省
略して記す）を計数しているが、いまＣＮＴ1 が“１
５”を計数（図４の及びの数字は計数値を示す）し
たものとすると、ＣＮＴ1 のＱ端子より図４のに示す
ように出力パルスが送出される。
れるマスタクロック１（図４の参照、以下、図４を省
略して記す）を計数しているが、いまＣＮＴ1 が“１
５”を計数（図４の及びの数字は計数値を示す）し
たものとすると、ＣＮＴ1 のＱ端子より図４のに示す
ように出力パルスが送出される。
【００３１】前記出力パルスはマスク回路４に入力さ
れ、ＩＮＶ1 を経てＦＦ1 のＣＫ端子に入力されるが、
ＩＮＶ1 を介しているため出力パルスの立ち上がり時
には変化を生じない。ＦＦ1 はトグルスイッチの役目を
するが、このとき、Ｑ端子より出力“１”が送出されて
いない状態にあるものとすると、Ｑ端子の電位を反転し
た出力を送出するＸＱ端子よりはのように“１”が送
出され、ＡＮＤ1 に入力される。このため、前記ＣＮＴ
1 の出力はＡＮＤ1 を経てパルス合成出力回路５のＮ
ＯＲ1 に入力される。
れ、ＩＮＶ1 を経てＦＦ1 のＣＫ端子に入力されるが、
ＩＮＶ1 を介しているため出力パルスの立ち上がり時
には変化を生じない。ＦＦ1 はトグルスイッチの役目を
するが、このとき、Ｑ端子より出力“１”が送出されて
いない状態にあるものとすると、Ｑ端子の電位を反転し
た出力を送出するＸＱ端子よりはのように“１”が送
出され、ＡＮＤ1 に入力される。このため、前記ＣＮＴ
1 の出力はＡＮＤ1 を経てパルス合成出力回路５のＮ
ＯＲ1 に入力される。
【００３２】ＮＯＲ回路は２つの入力端子にともに
“０”が入力されたときのみ“１”を出力する回路であ
るため、ＡＮＤ1 よりの入力がない状態では“１”が出
力されているが、ＡＮＤ1 より“１”が入力されると
“０”を出力する（）。この出力はＩＮＶ1 により
電位が反転され、出力クロックとして出力される
（）。
“０”が入力されたときのみ“１”を出力する回路であ
るため、ＡＮＤ1 よりの入力がない状態では“１”が出
力されているが、ＡＮＤ1 より“１”が入力されると
“０”を出力する（）。この出力はＩＮＶ1 により
電位が反転され、出力クロックとして出力される
（）。
【００３３】また、ＮＯＲ1 の出力はロード信号とし
てＣＮＴ1 及びＣＮＴ2 のＬ端子に入力され、ＣＮＴ1
及びＣＮＴ2 は初期データをロードする。初期データと
しては、前記のようにｎ＝３を計数するＣＮＴ1 には１
０進数の“１３”、ｎ＋１＝４を計数するＣＮＴ2 には
“１２”が設定されている（図示省略）ため、ＣＮＴ 1
に“１３”、ＣＮＴ2 に“１２”がロードされる（，
）。
てＣＮＴ1 及びＣＮＴ2 のＬ端子に入力され、ＣＮＴ1
及びＣＮＴ2 は初期データをロードする。初期データと
しては、前記のようにｎ＝３を計数するＣＮＴ1 には１
０進数の“１３”、ｎ＋１＝４を計数するＣＮＴ2 には
“１２”が設定されている（図示省略）ため、ＣＮＴ 1
に“１３”、ＣＮＴ2 に“１２”がロードされる（，
）。
【００３４】計数値がＣＮＴ1 より１つ多いＣＮＴ2 は
ＣＮＴ1 に続いて出力を送出する筈であるが、上記のロ
ードにより出力を送出しないまま、計数値が初期値“１
２”に戻る。一方、初期設定によりＣＮＴ1 のＱ端子よ
りの出力がなくなると、ＦＦ1 はＣＫ端子が前記出力
の立ち下がりによりＤ端子に入力されていた“１”を
Ｑ端子に出力し、ＸＱの出力は“０”に変化する。ま
た、このとき、ＡＮＤ1 の出力も“０”となり、ＮＯＲ
1 の出力は“１”になる。
ＣＮＴ1 に続いて出力を送出する筈であるが、上記のロ
ードにより出力を送出しないまま、計数値が初期値“１
２”に戻る。一方、初期設定によりＣＮＴ1 のＱ端子よ
りの出力がなくなると、ＦＦ1 はＣＫ端子が前記出力
の立ち下がりによりＤ端子に入力されていた“１”を
Ｑ端子に出力し、ＸＱの出力は“０”に変化する。ま
た、このとき、ＡＮＤ1 の出力も“０”となり、ＮＯＲ
1 の出力は“１”になる。
【００３５】以上の状態で、ＣＮＴ1 は“１３”より、
ＣＮＴ2は“１２”より計数を開始し、先ずＣＮＴ1 が
“１５”に達する（）。このＣＮＴ1 の出力はマスク
回路４に入力されるが、この時は前記のようにＦＦ1 の
ＸＱ端子より“０”が出力されているため、ＡＮＤ1 に
おいて阻止され、パルス合成出力回路５には送られな
い。従って、ＮＯＲ1 の出力は“１”の状態を保ち、
ロード信号は送出されない。
ＣＮＴ2は“１２”より計数を開始し、先ずＣＮＴ1 が
“１５”に達する（）。このＣＮＴ1 の出力はマスク
回路４に入力されるが、この時は前記のようにＦＦ1 の
ＸＱ端子より“０”が出力されているため、ＡＮＤ1 に
おいて阻止され、パルス合成出力回路５には送られな
い。従って、ＮＯＲ1 の出力は“１”の状態を保ち、
ロード信号は送出されない。
【００３６】初期設定が行われないため、ＣＮＴ2 はＣ
ＮＴ1 に続いて“１５”を計数し、Ｑ端子より“１”を
送出する（）。この出力“１”はパルス合成出力回路
５のＮＯＲ1 に入力され、ＮＯＲ1の出力を“０”に
変化させる。ＮＯＲ1 の出力は電位を反転した出力ク
ロック６を送出する（）とともに、ロード信号として
ＣＮＴ1 及びＣＮＴ2 を初期設定し、ＣＮＴ1 に“１
３”、ＣＮＴ2 に“１２”をロードする（，）。な
お、ＣＮＴ2 が“１５”を計数したとき、ＣＮＴ 1 の計
数値は“０”に復しているが、前記ロード信号によって
“１３”がロードされる（）。
ＮＴ1 に続いて“１５”を計数し、Ｑ端子より“１”を
送出する（）。この出力“１”はパルス合成出力回路
５のＮＯＲ1 に入力され、ＮＯＲ1の出力を“０”に
変化させる。ＮＯＲ1 の出力は電位を反転した出力ク
ロック６を送出する（）とともに、ロード信号として
ＣＮＴ1 及びＣＮＴ2 を初期設定し、ＣＮＴ1 に“１
３”、ＣＮＴ2 に“１２”をロードする（，）。な
お、ＣＮＴ2 が“１５”を計数したとき、ＣＮＴ 1 の計
数値は“０”に復しているが、前記ロード信号によって
“１３”がロードされる（）。
【００３７】以上により初期値より再び計数が開始さ
れ、計数が進むと今度はＣＮＴ1 の出力がパルス合成出
力回路５に送出される。以後、ＣＮＴ2 の出力とマスク
回路４を経たＣＮＴ1 の出力が交互にパルス合成出力回
路５に入力される。
れ、計数が進むと今度はＣＮＴ1 の出力がパルス合成出
力回路５に送出される。以後、ＣＮＴ2 の出力とマスク
回路４を経たＣＮＴ1 の出力が交互にパルス合成出力回
路５に入力される。
【００３８】この結果、パルス合成出力回路５より出力
される出力クロック６は、図４のに示すようにｎ＝３
の分周パルスとｎ＋１＝４の分周パルスが交互に出力さ
れる７／２分周パルス、即ち、（２ｎ＋１）／２分周パ
ルスとなる。
される出力クロック６は、図４のに示すようにｎ＝３
の分周パルスとｎ＋１＝４の分周パルスが交互に出力さ
れる７／２分周パルス、即ち、（２ｎ＋１）／２分周パ
ルスとなる。
【００３９】図５は図２の基本構成に基づく（２ｎ＋
１）／２分周回路のｎ＝３の実施例として７／２分周回
路、即ち、３．５分周回路の回路ブロック図を示したも
のである。図中、〜，′〜′は図６に波形を図
示した点である。以下、図６のタイムチャートを併用し
て図５を説明する。
１）／２分周回路のｎ＝３の実施例として７／２分周回
路、即ち、３．５分周回路の回路ブロック図を示したも
のである。図中、〜，′〜′は図６に波形を図
示した点である。以下、図６のタイムチャートを併用し
て図５を説明する。
【００４０】いま、図５の回路が図６のＰ点の状態にあ
るものとし、以後入力されるマスタクロック11（図６の
、以下、図６を省略して記す) の各パルスを図６に記
す数字にＰを付し、Ｐ０〜Ｐ９のように表す。
るものとし、以後入力されるマスタクロック11（図６の
、以下、図６を省略して記す) の各パルスを図６に記
す数字にＰを付し、Ｐ０〜Ｐ９のように表す。
【００４１】先ず複合分周回路12内のＦＦ11のＣＫ端子
にマスタクロックＰ０が入力されると、ＦＦ11のＤ端子
の入力が“０”であるためＱ端子より“０”が出力さ
れ、逆位相のＸＱ端子よりは“１”が出力される（，
′）。
にマスタクロックＰ０が入力されると、ＦＦ11のＤ端子
の入力が“０”であるためＱ端子より“０”が出力さ
れ、逆位相のＸＱ端子よりは“１”が出力される（，
′）。
【００４２】ＦＦ11のＱ端子の出力はＦＦ12のＤ端子
に入力されるため、ＦＦ12のＱ及びＸＱ端子よりはＦＦ
12のＱ及びＸＱ端子の出力及び′と同一波形がマス
タクロックの１クロック分遅れて出力される（，
′）。ＦＦ12のＱ端子の出力はＩＮＶ11において電
位が反転され、出力クロックとして出力される。
に入力されるため、ＦＦ12のＱ及びＸＱ端子よりはＦＦ
12のＱ及びＸＱ端子の出力及び′と同一波形がマス
タクロックの１クロック分遅れて出力される（，
′）。ＦＦ12のＱ端子の出力はＩＮＶ11において電
位が反転され、出力クロックとして出力される。
【００４３】ＦＦ11のＸＱ端子の出力′とＦＦ12のＸ
Ｑ端子の出力′はＮＯＲ11に入力される。Ｐ点におい
てはＦＦ11のＸＱ端子の出力′とＦＦ12のＸＱ端子の
出力′がともに“０”であるため、ＮＯＲ11の出力
は“１”となっていたが、マスタクロックＰ０が入力さ
れた時点で′が“１”となるため、ＮＯＲ11の出力
は“０”となり、マスタクロックＰ１が入力されたとき
も“０”のままとなっている。
Ｑ端子の出力′はＮＯＲ11に入力される。Ｐ点におい
てはＦＦ11のＸＱ端子の出力′とＦＦ12のＸＱ端子の
出力′がともに“０”であるため、ＮＯＲ11の出力
は“１”となっていたが、マスタクロックＰ０が入力さ
れた時点で′が“１”となるため、ＮＯＲ11の出力
は“０”となり、マスタクロックＰ１が入力されたとき
も“０”のままとなっている。
【００４４】前記ＦＦ12のＱ端子の出力と、ＮＯＲ11
の出力はＳＥＬ13を介して複合分周回路12の入力部で
あるＦＦ11のＤ端子にフィードバックされるが、図５よ
り明らかなように、ＮＯＲ11の出力はＦＦ13のＱ端子
の出力が“１”のときにＡＮＤ11より出力としてＮ
ＯＲ12に入力され、ＦＦ12の出力はＦＦ13のＸＱ端子
の出力′が“１”のときにＡＮＤ12より出力として
ＮＯＲ12に入力されたのち、それぞれＦＦ11のＤ端子に
電位を反転して入力される（）。
の出力はＳＥＬ13を介して複合分周回路12の入力部で
あるＦＦ11のＤ端子にフィードバックされるが、図５よ
り明らかなように、ＮＯＲ11の出力はＦＦ13のＱ端子
の出力が“１”のときにＡＮＤ11より出力としてＮ
ＯＲ12に入力され、ＦＦ12の出力はＦＦ13のＸＱ端子
の出力′が“１”のときにＡＮＤ12より出力として
ＮＯＲ12に入力されたのち、それぞれＦＦ11のＤ端子に
電位を反転して入力される（）。
【００４５】前記ＦＦ13のＱ端子の出力とＸＱ端子の
出力′は逆位相のパルスであるため、ＮＯＲ12にはＮ
ＯＲ11の出力とＦＦ12の出力が交互に切替えられて
入力されることとなる。
出力′は逆位相のパルスであるため、ＮＯＲ12にはＮ
ＯＲ11の出力とＦＦ12の出力が交互に切替えられて
入力されることとなる。
【００４６】ここで複合分周回路12の入出力パルスの状
態を図７及び図８により説明する。図７はＦＦ13のＱ端
子の出力が“１”のときの複合分周回路12の等価回路
とタイムチャートを図示したものである。ただし、図７
及び図８においては図５のＮＯＲ12の電位反転部分をＦ
Ｆ11のＤ端子の入力部に移してある。
態を図７及び図８により説明する。図７はＦＦ13のＱ端
子の出力が“１”のときの複合分周回路12の等価回路
とタイムチャートを図示したものである。ただし、図７
及び図８においては図５のＮＯＲ12の電位反転部分をＦ
Ｆ11のＤ端子の入力部に移してある。
【００４７】図７(1) から明らかなように、この状態で
は複合分周回路12はＦＦ11，ＦＦ12及びＮＯＲ11がリン
グカウンタとして動作し、同図(2) に示すように、ＮＯ
Ｒ11より出力を送出する３分周回路として動作してい
る。このとき、ＦＦ12の出力の電位を反転した出力ク
ロックも３分周パルスとなる。
は複合分周回路12はＦＦ11，ＦＦ12及びＮＯＲ11がリン
グカウンタとして動作し、同図(2) に示すように、ＮＯ
Ｒ11より出力を送出する３分周回路として動作してい
る。このとき、ＦＦ12の出力の電位を反転した出力ク
ロックも３分周パルスとなる。
【００４８】図８はＦＦ13のＸＱ端子の出力′が
“１”のときの複合分周回路12の等価回路とタイムチャ
ートを図示したものである。この場合にはＦＦ11とＦＦ
12がリングカウンタとして動作し、複合分周回路12はＦ
Ｆ12より出力を送出する４分周回路として動作する。Ｆ
Ｆ12の出力の電位を反転した出力クロックも４分周
パルスとなる。
“１”のときの複合分周回路12の等価回路とタイムチャ
ートを図示したものである。この場合にはＦＦ11とＦＦ
12がリングカウンタとして動作し、複合分周回路12はＦ
Ｆ12より出力を送出する４分周回路として動作する。Ｆ
Ｆ12の出力の電位を反転した出力クロックも４分周
パルスとなる。
【００４９】即ち、複合分周回路12は２つの出力，
を交互に入力部にフィードバックすることにより３分周
と４分周の出力クロックを交互に出力することがで
き、従って、（３＋４）／２＝３．５分周の出力クロッ
クを作成することが可能な回路となっている。
を交互に入力部にフィードバックすることにより３分周
と４分周の出力クロックを交互に出力することがで
き、従って、（３＋４）／２＝３．５分周の出力クロッ
クを作成することが可能な回路となっている。
【００５０】以下、図５及び図６に戻り、前記ＦＦ13の
動作を含めて説明する。図５におけるＦＦ11のＸＱ端子
の出力′はＮＯＲ11に送出されると同時にＦＦ13のＣ
Ｋ端子に入力される。Ｐ点ではＦＦ13のＤ端子にＸＱ端
子の出力′の“１”が入力されているため、マスタク
ロックＰ０により前記出力′が“１”となると、ＦＦ
13のＱ端子より“１”が出力され、ＸＱ端子より“０”
が出力される（，′）。
動作を含めて説明する。図５におけるＦＦ11のＸＱ端子
の出力′はＮＯＲ11に送出されると同時にＦＦ13のＣ
Ｋ端子に入力される。Ｐ点ではＦＦ13のＤ端子にＸＱ端
子の出力′の“１”が入力されているため、マスタク
ロックＰ０により前記出力′が“１”となると、ＦＦ
13のＱ端子より“１”が出力され、ＸＱ端子より“０”
が出力される（，′）。
【００５１】このＦＦ13のＱ端子の出力とＸＱ端子の
出力′はそれぞれＳＥＬ13のＡＮＤ11とＡＮＤ12に入
力され、前記したようにＡＮＤ11及びＡＮＤ12のゲート
開閉の作用をするが、Ｑ端子の出力とＸＱ端子の出力
′が逆位相であるため、ＡＮＤ11及びＡＮＤ12のゲー
トを交互に開き、出力が“１”のときはＮＯＲ11の出
力をＡＮＤ11より図６のに示すように出力し、出力
′が“１”のときはＦＦ12の出力をＡＮＤ12より同
図に示すように出力する。
出力′はそれぞれＳＥＬ13のＡＮＤ11とＡＮＤ12に入
力され、前記したようにＡＮＤ11及びＡＮＤ12のゲート
開閉の作用をするが、Ｑ端子の出力とＸＱ端子の出力
′が逆位相であるため、ＡＮＤ11及びＡＮＤ12のゲー
トを交互に開き、出力が“１”のときはＮＯＲ11の出
力をＡＮＤ11より図６のに示すように出力し、出力
′が“１”のときはＦＦ12の出力をＡＮＤ12より同
図に示すように出力する。
【００５２】上記のＡＮＤ11の出力とＡＮＤ12の出力
はＮＯＲ12に入力され、ＮＯＲ12よりは両入力がとも
に“０”のときに“１”、その他のときに“０”がＦＦ
11のＤ端子に対して出力される（）。
はＮＯＲ12に入力され、ＮＯＲ12よりは両入力がとも
に“０”のときに“１”、その他のときに“０”がＦＦ
11のＤ端子に対して出力される（）。
【００５３】マスタクロックＰ０が入力されたとき、Ｎ
ＯＲ12の出力が“１”となってＦＦ11のＤ端子に入力
されるが、この状態でマスタクロックＰ１が入力される
とＦＦ11のＱ端子より“１”が送出される。一方、ＦＦ
12はマスタクロックＰ１が入力された時点ではＤ端子の
入力の電位がまだ“０”であるため、Ｑより“０”を
出力する。
ＯＲ12の出力が“１”となってＦＦ11のＤ端子に入力
されるが、この状態でマスタクロックＰ１が入力される
とＦＦ11のＱ端子より“１”が送出される。一方、ＦＦ
12はマスタクロックＰ１が入力された時点ではＤ端子の
入力の電位がまだ“０”であるため、Ｑより“０”を
出力する。
【００５４】次いでマスタクロックＰ２が入力される
と、ＦＦ12のＱ端子の出力が“１”となり、ＸＱ端子
の出力′が“０”となる。出力′が“０”になる
と、ＮＯＲ11の出力は“１”となるが、これによりＡ
ＮＤ11に“１”レベルのが入力されてから初めて
“１”レベルのがＡＮＤ11を通ってＮＯＲ12に入力さ
れる（）。ＮＯＲ12の出力はこのとき“０”とな
る。
と、ＦＦ12のＱ端子の出力が“１”となり、ＸＱ端子
の出力′が“０”となる。出力′が“０”になる
と、ＮＯＲ11の出力は“１”となるが、これによりＡ
ＮＤ11に“１”レベルのが入力されてから初めて
“１”レベルのがＡＮＤ11を通ってＮＯＲ12に入力さ
れる（）。ＮＯＲ12の出力はこのとき“０”とな
る。
【００５５】ＦＦ11のＱ端子の出力は次のマスタクロ
ックＰ３により“０”となり、ＸＱ端子の出力′が
“１”となる。′が“１”となることによりＮＯＲ11
の出力及びＦＦ13のＱ端子の出力が“０”となり、
ＦＦ13のＸＱ端子の出力′が“１”となる。即ち、Ａ
ＮＤ11のゲートが閉じ、ＡＮＤ12のゲートが開く。
ックＰ３により“０”となり、ＸＱ端子の出力′が
“１”となる。′が“１”となることによりＮＯＲ11
の出力及びＦＦ13のＱ端子の出力が“０”となり、
ＦＦ13のＸＱ端子の出力′が“１”となる。即ち、Ａ
ＮＤ11のゲートが閉じ、ＡＮＤ12のゲートが開く。
【００５６】ＡＮＤ12のゲートが開くと、ＦＦ12のＱ端
子の出力がＦＦ11のＤ端子に入力される図８に示した
状態となるため、複合分周回路12は４分周回路として動
作する。
子の出力がＦＦ11のＤ端子に入力される図８に示した
状態となるため、複合分周回路12は４分周回路として動
作する。
【００５７】この状態でマスタクロックＰ６が入力され
るとＮＯＲ11の出力が“１”となり、ＡＮＤ12を経て
ＮＯＲ12に“１”が入力される（) 。これに伴ってＮ
ＯＲ 12の出力が“０”となる。ＦＦ13の出力と′
はマスタクロックＰ７が入力された時点で切替わるが、
切替え後にＮＯＲ11の出力に“１”が送出されるのは
マスタクロックＰ９が入力されるときであるため、ＦＦ
11とＦＦ12はマスタクロックＰ６が入力されてからＰ９
が入力されるまでの間、３分周回路として動作する。
（なお、以上の動作は図６に記載されているため細部の
説明を省略する）。
るとＮＯＲ11の出力が“１”となり、ＡＮＤ12を経て
ＮＯＲ12に“１”が入力される（) 。これに伴ってＮ
ＯＲ 12の出力が“０”となる。ＦＦ13の出力と′
はマスタクロックＰ７が入力された時点で切替わるが、
切替え後にＮＯＲ11の出力に“１”が送出されるのは
マスタクロックＰ９が入力されるときであるため、ＦＦ
11とＦＦ12はマスタクロックＰ６が入力されてからＰ９
が入力されるまでの間、３分周回路として動作する。
（なお、以上の動作は図６に記載されているため細部の
説明を省略する）。
【００５８】以上のように、図５の回路は４分周と３分
周のパルスを出力クロック15として出力するため、全体
として（４＋３）／２＝７／２、即ち、ｎ＝２の（２ｎ
＋１）／２分周回路となっている。この４分周と３分周
の基本部分は、図７及び図８で説明したようにＦＦ12の
Ｑ端子出力とＮＯＲ11の出力であるが、出力クロッ
クはＦＦ12のＱ端子の出力の電位を反転するため、
図６に記載したように見かけ上、マスタクロックＰ１か
らＰ４までが３分周、マスタクロックＰ４からＰ８まで
が４分周で動作しているような形となる。
周のパルスを出力クロック15として出力するため、全体
として（４＋３）／２＝７／２、即ち、ｎ＝２の（２ｎ
＋１）／２分周回路となっている。この４分周と３分周
の基本部分は、図７及び図８で説明したようにＦＦ12の
Ｑ端子出力とＮＯＲ11の出力であるが、出力クロッ
クはＦＦ12のＱ端子の出力の電位を反転するため、
図６に記載したように見かけ上、マスタクロックＰ１か
らＰ４までが３分周、マスタクロックＰ４からＰ８まで
が４分周で動作しているような形となる。
【００５９】以上、図３乃至図８により本発明の実施例
を説明したが、図３乃至図８はあくまで本発明の実施例
の一形態を示したものに過ぎず、本発明が図３乃至図８
に示したものに限定されないことは言うまでもない。例
えば、図３乃至図８は（２ｎ＋１）／２分周回路として
ｎ＝２、即ち、７／２分周回路のみを示しているが、本
発明がｎ＝２に限定されないことは当然である。また、
カウンタ、フリップフロップ、ＡＮＤ回路などに図示し
た以外のものを用いて回路を構成し、同一効果を得るこ
とは容易に可能であり、本発明はこのような変形を排除
するものではない。
を説明したが、図３乃至図８はあくまで本発明の実施例
の一形態を示したものに過ぎず、本発明が図３乃至図８
に示したものに限定されないことは言うまでもない。例
えば、図３乃至図８は（２ｎ＋１）／２分周回路として
ｎ＝２、即ち、７／２分周回路のみを示しているが、本
発明がｎ＝２に限定されないことは当然である。また、
カウンタ、フリップフロップ、ＡＮＤ回路などに図示し
た以外のものを用いて回路を構成し、同一効果を得るこ
とは容易に可能であり、本発明はこのような変形を排除
するものではない。
【００６０】
【発明の効果】以上説明したように、本発明によれば
（２ｎ＋１）／２分周回路が簡単な構成で実現できるた
め、奇数分周を行っているパルス・ジェネレータなどに
おいて電子回路のマージンを増加させる等の目的でマス
タクロックの周波数を１／２またはそれ以下に低下させ
る場合にも電子装置等に供給するクロックの周波数を変
更しないようにすることが可能となる。
（２ｎ＋１）／２分周回路が簡単な構成で実現できるた
め、奇数分周を行っているパルス・ジェネレータなどに
おいて電子回路のマージンを増加させる等の目的でマス
タクロックの周波数を１／２またはそれ以下に低下させ
る場合にも電子装置等に供給するクロックの周波数を変
更しないようにすることが可能となる。
【００６１】即ち、本発明の分周回路は、マスタクロッ
クの周波数を低下させてパルス・ジェネレータの温度変
動や電源変動に対するマージンを増加させることを容易
とするため、かかるパルス・ジェネレータの信頼性及び
安定性の向上に大きく寄与する。
クの周波数を低下させてパルス・ジェネレータの温度変
動や電源変動に対するマージンを増加させることを容易
とするため、かかるパルス・ジェネレータの信頼性及び
安定性の向上に大きく寄与する。
【図１】 本発明の基本構成図(1)
【図２】 本発明の基本構成図(2)
【図３】 本発明の実施例回路ブロック図(1)
【図４】 本発明の実施例タイムチャート(1)
【図５】 本発明の実施例回路ブロック図(2)
【図６】 本発明の実施例タイムチャート(2)
【図７】 本発明の実施例回路ブロック図(2) 説明図
（その１）
（その１）
【図８】 本発明の実施例回路ブロック図(2) 説明図
（その２）
（その２）
【図９】 分周回路使用形態図
１、11 マスタクロック ２ ｎ分周回路 ３ ２ｎ＋１分周回路 ４ マスク回路 ５ パルス合成出力回路 ６、15 出力クロック 12 複合分周回路 13 分周値切替回路 14 分周値切替制御回路
Claims (2)
- 【請求項１】 周波数Ｎ（Ｎは任意の整数）のマスタク
ロック(1) を入力して分周し、出力クロック(6) として
送出する分周回路において、 前記出力クロック(6) により初期設定を行って前記マス
タクロック(1) をｎ回（ｎは２以上の整数）計数するご
とにパルスを出力するｎ分周回路(2) と、 前記出力クロック(6) により初期設定を行って前記マス
タクロック(1) を計数し、ｎ＋１回計数するごとにパル
スを出力するｎ＋１分周回路(3) と、 前記ｎ分周回路(2) より出力されるパルスを入力し、１
回置きに消去して出力するマスク回路(4) と、 前記マスク回路(4) より出力されるパルスと前記ｎ＋１
分周回路(3) より出力されるパルスを入力して合成し、
前記マスタクロック(1) の周波数Ｎを（２ｎ＋１）／２
分周した出力クロック(6) を送出するパルス合成出力回
路(5) を備えたことを特徴とする（２ｎ＋１）／２分周
回路。 - 【請求項２】 出力するパルスを入力部にフィードバッ
クし、周波数Ｎ（Ｎは任意の整数）のマスタクロック(1
1)により該マスタクロック(11)の周波数をｎ分周（ｎは
２以上の整数）したパルスとｎ＋１分周したパルスを作
成して出力する複合分周回路(12)と、 前記複合分周回路(12)より出力される前記ｎ分周パルス
とｎ＋１分周パルスを入力し、制御信号の制御により交
互に切替えて前記複合分周回路(12)の入力部に入力させ
る分周値切替回路(13)と、 前記複合分周回路(12)よりパルスを入力して前記マスタ
クロック(11)の２ｎ＋１周期のうちｎ周期またはｎ＋１
周期の何れか一方の周期の間送出する制御信号を作成
し、前記分周値切替回路(13)に出力する分周値切替制御
回路(14)を備え、 複合分周回路(12)より出力されるｎ分周パルスとｎ＋１
分周パルスを該複合分周回路(12)にフィードバックして
交互に入力させることによりマスタクロック(1) の周波
数Ｎを（２ｎ＋１）／２分周した出力クロック(15)を送
出することを特徴とする（２ｎ＋１）／２分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20210091A JPH0548435A (ja) | 1991-08-13 | 1991-08-13 | （２ｎ＋１）／２分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20210091A JPH0548435A (ja) | 1991-08-13 | 1991-08-13 | （２ｎ＋１）／２分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548435A true JPH0548435A (ja) | 1993-02-26 |
Family
ID=16451968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20210091A Withdrawn JPH0548435A (ja) | 1991-08-13 | 1991-08-13 | （２ｎ＋１）／２分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200293A (ja) * | 2006-01-25 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 情報処理システムにおいてデジタル信号をｘ．５で除算するための方法及び装置 |
-
1991
- 1991-08-13 JP JP20210091A patent/JPH0548435A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200293A (ja) * | 2006-01-25 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 情報処理システムにおいてデジタル信号をｘ．５で除算するための方法及び装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |