JP2003229761A - カウンタ回路およびこれを用いたｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 リプルカウンタの場合、アップ／ダウンカウ
ントしていく際のデータの最大遷移時に大きな貫通電流
が流れるため、これがノイズとなって周辺のアナログ回
路に悪影響を及ぼす。 【解決手段】 コード変換回路１１でコード変換されて
与えられる３ビットのグレイコード（ｂ２，ｂ１，ｂ
０）を各ビットごとにＰ入力とする３個のプログラム値
ロード機能付きＤ−ＦＦ１２１，１２２，１２３を並列
的に配置されてなるフリップフロップ回路１２と、Ｄ−
ＦＦ１２１，１２２，１２３の各出力に対してグレイカ
ウンタを実現するための真理値表の論理演算を行い、そ
の演算結果をＤ−ＦＦ１２１，１２２，１２３にそのＤ
入力として与える論理回路１３と、Ｄ−ＦＦ１２１，１
２２，１２３の各出力の論理積をとってカウント出力と
する出力回路１４とを設けることで、データ遷移時の貫
通電流および遅延を抑える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カウンタ回路およ
びこれを用いたＰＬＬ(Phase Locked Loop；位相ロック
ループ）回路に関し、特にグレイコードを用いたカウン
タ回路およびこれを分周器として用いてなるＰＬＬ回路
に関する。

【０００２】

【従来の技術】カウンタ回路は、例えばＰＬＬ回路にお
いて、ＶＣＯ(Voltage Controlled Oscillator;電圧制
御発振器)の発振クロックを分周して位相比較器に供給
する分周器として用いられる。このＰＬＬ回路で使用さ
れる分周器としては、外部から分周比をコントロール可
能にするために、分周比が固定ではなく可変なプログラ
マブルカウンタが使われることが多い。

【０００３】また、近年の回路動作の高速化に連れてＰ
ＬＬ出力、即ちＶＣＯ発振出力の高周波数化が進み、こ
れに伴って外部から与えられる位相比較の基準となる基
準クロック周波数とＶＣＯの発振クロック周波数との差
が大きくなってきている。ここで、基準クロックの周波
数をｆｏ、分周器の分周比をＮとすると、ＰＬＬ出力周
波数（ＶＣＯ発振周波数）はｆｏ×Ｎであるので、高周
波数化は分周比Ｎの増大につながる。したがって、ＰＬ
Ｌ回路に用いられるプログラマブルカウンタのプムグラ
ム値も多ビット化の傾向にある。

【０００４】プログラマブルカウンタとしては、従来、
Ｄ型フリップフロップ（以下、Ｄ−ＦＦと略称する）を
縦続に接続してなるリプルカウンタが一般的に用いられ
ていた。このリプルカウンタは、図１３に示すように、
例えば３個のプログラム値ロード機能付きＤ−ＦＦ１０
１，１０２，１０３が縦続に接続されるとともに、それ
らの各Ｑ出力の論理積（負論理）をＮＯＲゲート１０４
でとり、その論理積出力をカウント出力として導出する
とともに、Ｄ−ＦＦ１０１，１０２，１０３の各ＬＤ
（ロード）入力とする構成となっている。

【０００５】

【発明が解決しようとする課題】上記構成のリプルカウ
ンタは、非常に簡単な回路構成にて実現できるという利
点を有する反面、次のような問題点がある。先ず、カウ
ントアップ（または、カウントダウン）していく際のデ
ータの最大遷移時、即ちオール“１”からオール“０”
への変化時（または、オール“０”からオール“１”へ
の変化時）に、特に多ビット構成時においては回路に大
きな貫通電流が流れるため、これが電流ノイズとなって
周辺のアナログ回路に悪影響を及ぼす。また、この回路
のクリティカルパスはＣＫ（クロック）端子〜ＬＤ端子
（設定プログラム値のロード端子）となるが、これが特
に多ビット構成時には非常に長くなるため、高速化には
向かないカウンタ回路となる。

【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、データ遷移時におけ
る電流ノイズの低減および回路動作の高速化を可能とし
たカウンタ回路およびこれを用いたＰＬＬ回路を提供す
ることにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、グレイコードを用いたカウンタ（以
下、グレイカウンタと称す）の構成を採っている。ここ
で、グレイコードとは、図１４に示すように、隣り合う
コード同士が常に１ビットだけ異なっているコード、換
言すれば、インクリメント（または、デクリメント）時
に常にデータの遷移が“１”ずつしか起こらないような
コードを言う。

【０００８】そして、本発明に係るカウンタ回路、即ち
グレイカウンタは、入力されるグレイコードのプログラ
ム値のビット数に対応した数のフリップフロップが並列
的に配置されてなり、当該プログラム値がロードされる
フリップフロップ回路と、このフリップフロップ回路の
各フリップフロップ出力に対して、グレイカウンタを実
現するための真理値表の論理演算を行い、その演算結果
をフリップフロップの各々に与える論理回路と、フリッ
プフロップ回路の各フリップフロップ出力の論理積をと
ってカウント出力とする出力回路とを有する回路構成を
基本構成としている。このグレイカウンタは、ＲＦシン
セサイザー、クロックシンセサイザーあるいはクロック
リカバリー回路等を構成するＰＬＬ回路において、その
分周器として用いられる。

【０００９】上記構成のカウンタ回路またはこれを分周
器として用いてなるＰＬＬ回路において、グレイコード
はインクリメント（または、デクリメント）時に常にデ
ータの遷移が“１”ずつしか起こらないコードであるた
め、グレイカウンタでは、データ遷移の最大が常に
“１”となり、リプルカウンタのそれに比べて極めて小
さい。したがって、グレイカウンタにおいて、データ遷
移時に流れる貫通電流が小さく抑えられる。そして、プ
ログラム値のビット数に対応した数のフリップフロップ
が並列的に配置されており、これらフリップフロップの
各出力に対して、論理回路にてグレイカウンタを実現す
るための真理値表の論理演算を行う一方、出力回路にお
いてフリップフロップ出力の論理積をとることで、クリ
ティカルパスが例えば３ビットカウンタではフリップフ
ロップ１個＋ゲート１段で済むため遅延を低減でき、回
路動作の高速化が可能になる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１１】［第１実施形態］図１は、本発明の第１実
施形態に係るカウンタ回路の構成例を示すブロック図で
あり、３ビットのプログラムグレイカウンタの場合を例
に挙げて示している。このカウンタ回路を分周器に使用
した場合、分周比設定値Ｎはプログラム値Ｐに１を足し
た値、即ちＮ＝Ｐ＋１になる。

【００１２】本実施形態に係る３ビットのプログラムグ
レイカウンタは、コード変換回路１１、フリップフロッ
プ回路１２、論理回路１３および出力回路１４からな
り、クロック（ＣＫ）端子１５、リセット（ＲＳＴ）端
子１６、プログラム値入力端子１７，１８，１９および
出力端子２０を有する構成となっている。なお、リセッ
ト端子１６は必要に応じて設けられる端子である。

【００１３】コード変換回路１１は、１個のインバータ
１１１および２個のエクシクルーシブ（以下、ＥＸと略
記する）ＯＲゲート１１２，１１３から構成されてお
り、３ビットの２進コードのプログラム値（Ｐ２，Ｐ
１，Ｐ０）を３ビットのグレイコード（ｂ２，ｂ１，ｂ
０）に変換する。

【００１４】具体的には、インバータ１１１は、プログ
ラム値（Ｐ２，Ｐ１，Ｐ０）の最上位ビットＰ２を反転
してグレイコードの最上位ビットｂ２として出力する。
これはグレイコードの対称性を利用して適切なプログラ
ム値に変換するためのものである。具体的には、例えば
分周比Ｎを“６”に指定したいときは（Ｐ２，Ｐ１，Ｐ
０）の２進入力値ＰをＰ＝（Ｎ−１）＝５から“１０１
ｂ”に設定する。これをそのままグレイコードに変換す
ると“１１１ｂ”になるが、図１で挙げたグレイカウン
タはアップカウンタであるため、カウンタそのものに与
えるプログラム値、即ちカウント開始時の値を３ビット
カウンタの最大分周設定値“８”から“５”を引いた値
である“３”に変換する必要がある。これはグレイコー
ドで“０１１ｂ”にあたり、“１１１ｂ”（＝５）のＭ
ＳＢを反転させるだけで良い。

【００１５】ＥＸ−ＯＲゲート１１２は、最上位ビット
Ｐ２と中位ビットＰ１との排他的論理和をとることでグ
レイコードの中位ビットｂ１として出力する。ＥＸ−Ｏ
Ｒゲート１１３は、中位ビットＰ１と最下位ビットＰ０
との排他的論理和をとることでグレイコードの最下位ビ
ットｂ０として出力する。

【００１６】フリップフロップ回路１２は、並列的に配
置された３個のプログラム値ロード機能付きＤ−ＦＦ１
２１，１２２，１２３によって構成されている。これら
Ｄ−ＦＦ１２１，１２２，１２３は、グレイコード変換
回路１１から与えられる３ビットのグレイコード（ｂ
２，ｂ１，ｂ０）を各ビットごとにＰ（プログラム値）
入力とするとともに、クロック端子１５から入力される
クロック信号ＣＫをＣＫ入力とし、リセット端子１６か
ら入力されるリセット信号ＲＳＴをＲＳＴ入力としてい
る。

【００１７】図２に、プログラム値ロード機能付きＤ−
ＦＦ１２１，１２２，１２３の具体的な回路例を示す。

【００１８】図２において、Ｐ入力はＬＤ（ロード）信
号に同期してスイッチング動作を行うＣＭＯＳトランス
ミッションゲート２１によって取り込まれ、Ｄ（デー
タ）入力はＬＤ信号の逆相の信号に同期してスイッチン
グ動作を行うＣＭＯＳトランスミッションゲート２２に
よって取り込まれる。この取り込まれたＰ入力またはＤ
入力は、クロック信号ＣＫの逆相の信号に同期してスイ
ッチング動作を行うＣＭＯＳトランスミッションゲート
２３を介してＮＡＮＤゲート２４の一方の入力となる。

【００１９】一方、リセット信号ＲＳＴは、インバータ
２５で反転されてＮＡＮＤゲート２４にその他方の入力
として与えられるとともに、ＮＡＮＤゲート２６にその
一方の入力として与えられる。ＮＡＮＤゲート２４の出
力は、インバータ２７で反転された後、クロック信号Ｃ
Ｋに同期してスイッチング動作を行うＣＭＯＳトランス
ミッションゲート２８を介してその一方の入力に戻され
るとともに、クロック信号ＣＫに同期してスイッチング
動作を行うＣＭＯＳトランスミッションゲート２９に供
給される。

【００２０】ＣＭＯＳトランスミッションゲート２９を
通過したＮＡＮＤゲート２４の出力は、インバータ３０
で反転されてＤ−ＦＦの正相出力（以下、Ｑ出力と記
す）として導出されるとともに、インバータ３１，３３
で２度反転されてＤ−ＦＦの逆相出力（以下、ＸＱ出力
と記す）として導出される。また、インバータ３１の出
力はＮＡＮＤゲート２６の他方の入力ともなる。ＮＡＮ
Ｄゲート３３の出力は、クロック信号ＣＫの逆相の信号
に同期してスイッチング動作を行うＣＭＯＳトランスミ
ッションゲート３３を介してＣＭＯＳトランスミッショ
ンゲート２９の出力側に戻される。

【００２１】上述した説明から明らかなように、プログ
ラム値ロード機能付きＤ−ＦＦは、一般的に、数個の論
理素子やゲート素子によって構成されている。

【００２２】再び図１において、Ｄ−ＦＦ１２１，１２
２，１２３の各Ｑ出力および各ＸＱ出力は論理回路１３
に供給される。論理回路１３は、図３に示す真理値表の
論理演算を実行するためのものであり、Ｄ−ＦＦ１２
１，１２２，１２３にそれぞれ対応して設けられた３組
のゲート回路１３Ａ，１３Ｂ，１３Ｃによって構成され
ている。

【００２３】ゲート回路１３Ａは、Ｄ−ＦＦ１２１のＸ
Ｑ出力とＤ−ＦＦ１２３のＸＱ出力とを２入力とするＯ
Ｒゲート１３１と、Ｄ−ＦＦ１２２のＸＱ出力とＤ−Ｆ
Ｆ１２３のＱ出力とを２入力とするＯＲゲート１３２
と、ＯＲゲート１３１，１３２の各出力を２入力とする
ＮＡＮＤゲート１３３とからなり、ＮＡＮＤゲート１３
３の出力をＤ−ＦＦ１２１にそのＤ入力として与える構
成となっている。

【００２４】ゲート回路１３Ｂは、Ｄ−ＦＦ１２１のＱ
出力とＤ−ＦＦ１２３のＸＱ出力とを２入力とするＯＲ
ゲート１３４と、Ｄ−ＦＦ１２２のＸＱ出力とＤ−ＦＦ
１２３のＱ出力とを２入力とするＯＲゲート１３５と、
ＯＲゲート１３４，１３５の各出力を２入力とするＮＡ
ＮＤゲート１３６とからなり、ＮＡＮＤゲート１３６の
出力をＤ−ＦＦ１２２にそのＤ入力として与える構成と
なっている。これら１３Ａ，１３Ｂは、通常複合ゲート
を用いてトランジスタ回路を実現するため、信号パスと
してはゲート１段に相当する。

【００２５】ゲート回路１３Ｃは、Ｄ−ＦＦ１２１のＱ
出力とＤ−ＦＦ１２２のＱ出力とを２入力とするＥＸ−
ＮＯＲゲート１３７からなり、その出力をＤ−ＦＦ１２
３にそのＤ入力として与える構成となっている。

【００２６】出力回路１４は、Ｄ−ＦＦ１２１のＸＱ出
力とＤ−ＦＦ１２２のＱ出力とＤ−ＦＦ１２３のＱ出力
とを３入力とするＮＯＲゲート１４１からなり、その出
力が本カウンタ回路のカウント出力として導出されると
ともに、Ｄ−ＦＦ１２１，１２２，１２３にそのＬＤ入
力として与えられる。

【００２７】上記構成の３ビットのグレイカウンタにお
いて、設定可能なプログラム値Ｐは“００１ｂ”から
“１１１ｂ”であり、その分周比Ｎは（Ｐ＋１）とな
る。

【００２８】ここで、本実施形態に係るグレイカウンタ
の動作と従来例に係るリプルカウンタの動作とを、プロ
グラム値が最大（“１１１ｂ”）入力時のタイミング関
係を示す図４のタイミングチャートを用いて対比する。
図４において、（Ａ）はリプルカウンタ動作の場合を、
（Ｂ）はグレイカウンタ動作の場合をそれぞれ示してい
る。

【００２９】先ず、グレイカウンタの場合は、最大デー
タ遷移が常に“１”であるので、状態が変化する回路と
しては、最大でＤ−ＦＦ１個、論理素子２個分である。
具体的には、Ｄ−ＦＦ１２１，１２２，１２３のうちど
れか１個、さらにゲート回路１３Ａ，１３Ｂ，１３Ｃの
うちどれか１個と出力回路のＮＯＲゲート１４１の併せ
て２個である。

【００３０】一般的に、Ｄ−ＦＦは、先述した図２にお
ける説明から明らかなように、数個の論理素子から構成
されている。したがって、従来技術で述べたように、最
大状態変化回路数がＤ−ＦＦ３個のリプルカウンタに比
べて、本実施形態に係るグレイカウンタの場合には、デ
ータの最大遷移時における貫通電流を低減できることが
わかる。

【００３１】また、クリティカルパスについては、リプ
ルカウンタの場合には、従来技術で述べたように、Ｄ−
ＦＦ３個＋ゲート１段（ＮＯＲゲート１０４）であるの
に対して、本実施形態に係るグレイカウンタの場合に
は、Ｄ−ＦＦ１個＋ゲート１段（ＮＯＲゲート１４１、
またはゲート回路１３Ａ，１３Ｂ，１３Ｃ）である。通
常、単独のＤ−ＦＦでは、ゲート２段以上の遅延が生じ
ることが知られている。したがって、リプルカウンタに
比べて本実施形態に係るグレイカウンタの方が、遅延を
大幅に低減できることがわかる。

【００３２】上述したように、本実施形態に係る３ビッ
トのグレイカウンタにおいては、インクリメント（また
は、デクリメント）時に常にデータの遷移が“１”ずつ
しか起こらないことから、データ遷移時の貫通電流を減
らすことができるため、当該貫通電流に起因する電流ノ
イズを抑えることができる。しかも、プログラム値のビ
ット数に対応した数のＤ−ＦＦが並列的に配置され、ク
リティカルパスがＤ−ＦＦ１個＋ゲート１段であること
から、遅延を大幅に減らすことができるため、回路動作
のより高速化を図ることができる。

【００３３】因みに、グレイコードを用いたカウンタ回
路は周知である（例えば、特開平３−８３４１４号公報
や特開平４−２１９０８２号公報参照）。これら周知技
術に係るグレイカウンタでも前者の電流ノイズ低減の作
用効果を得ることはできるものの、基本的にビット数に
対応した数のフリップフロップを縦続に接続してなる回
路構成となっているため、従来のリプルカウンタと同様
に、後者の高速化の作用効果については期待することが
できない。

【００３４】なお、本実施形態においては、３ビットの
グレイカウンタを例に挙げて説明したが、同様の基本構
成にて、２ビットあるいは４ビットのグレイカウンタを
実現することも可能である。ただし、２ビット構成を採
った場合には、電流ノイズの低減や回路動作の高速化の
観点からすると、２ビットリプルカウンタの場合と大差
なく、そのメリットは少ないと考えられる。

【００３５】４ビットグレイカウンタの構成例を図５に
示す。同図から明らかなように、４ビットの場合には、
３ビットのグレイカウンタに対して１ビット増える分だ
け、コード変換回路１１′においてＥＸ−ＯＲゲートを
１個、フリップフロップ回路１２′においてＤ−ＦＦを
１個それぞれ追加し、また論理回路１３′において論理
ゲートを大幅に追加することで実現できる。

【００３６】この４ビットグレイカウンタの場合には、
３ビットグレイカウンタに比べて論理回路１３′の回路
構成が複雑になる分だけ、データの最大遷移時の貫通電
流に起因する電流ノイズの低減効果が少なくなるもの
の、クリティカルパスについては、３ビットグレイカウ
ンタにゲート１段を追加しただけのＤ−ＦＦ１個＋ゲー
ト２段であることから、４ビットリプルカウンタのＤ−
ＦＦ４個＋ゲート１段に対する優位性は、３ビットカウ
ンタでの比較の場合よりもさらに高まり、回路動作のさ
らなる高速化が可能となる。

【００３７】このような観点からすると、グレイカウン
タはリプルカウンタのようにビット数を簡単に増やすこ
とはできず、電流ノイズの抑制と回路動作の高速化、さ
らに回路の簡便性を考慮したフィギュアオブメリット
は、３ビット構成または４ビット構成のグレイカウンタ
が最も高いと考えられる。

【００３８】さらに、３ビット構成あるいは４ビット構
成の組み合わせによって６ビット以上の多ビットグレイ
カウンタを実現することも可能である。なお、２ビット
単独の構成ではメリットが少ないとしたが、２ビット構
成と３ビット構成とを組み合わせ、５ビットのグレイカ
ウンタ構成とすることで、５ビットリプルカウンタとの
比較において、電流ノイズの抑制や回路動作の高速化の
効果を十分に発揮することが可能となる。

【００３９】図６に、７ビットグレイカウンタの構成例
を示す。この７ビットグレイカウンタは、３ビットグレ
イカウンタ４０Ａ＋４ビットグレイカウンタ４０Ｂの回
路構成となっており、図１（３ビット）、図５（４ビッ
ト）との対比から明らかなように、各々の回路に殆ど手
を加えることなく、両回路を簡単に接続するだけで７ビ
ットグレイカウンタの実現が可能である。

【００４０】具体的には、３ビットグレイカウンタ４０
Ａのカウント出力が４ビットグレイカウンタ４０Ｂの４
個のＤ−ＦＦにそのＣＫ入力として与えられるととも
に、３ビットグレイカウンタ４０Ａのカウント出力と４
ビットグレイカウンタ４０Ｂのカウント出力とがＮＡＮ
Ｄゲート４１で論理積がとられ、その論理積出力が３ビ
ットグレイカウンタ４０Ａの３個のＤ−ＦＦにそのＬＤ
入力として与えられる構成となっている。

【００４１】同様にして、７ビット以外の多ビットの構
成も、基本の３ビット構成の回路と４ビット構成の回路
を用意するだけで簡単に実現可能である。

【００４２】［第２実施形態］図７は、本発明の第２実
施形態に係るカウンタ回路の構成例を示すブロック図で
あり、３ビットのプログラムグレイカウンタの構成を例
に挙げ、図中、図１と同等部分には同一符号を付して示
している。

【００４３】本実施形態に係る３ビットプログラムグレ
イカウンタは、第１実施形態に係る３ビットプログラム
グレイカウンタの場合と同様に、コード変換回路１１、
フリップフロップ回路１２、論理回路１３および出力回
路１４からなり、クロック端子１５、リセット端子１
６、プログラム値入力端子１７，１８，１９および出力
端子２０を有する構成となっている。

【００４４】コード変換回路１１、フリップフロップ回
路１２および論理回路１３については、第１実施形態に
係る３ビットグレイカウンタの場合と全く同様の構成と
なっている。そして、出力回路１４が４入力のＮＡＮＤ
ゲート１４２からなり、Ｄ−ＦＦ１２１のＱ出力、Ｄ−
ＦＦ１２２のＸＱ出力およびＤ−ＦＦ１２３のＸＱ出力
の３入力に加え、クロック信号ＣＫを残りの１入力とす
る構成となっており、回路構成上、この点において第１
実施形態に係る３ビットグレイカウンタと異なってい
る。

【００４５】ただし、第１実施形態に係る３ビットグレ
イカウンタでは、出力回路１４をＮＯＲゲート１４１で
構成し、Ｄ−ＦＦ１２１，１２２，１２３の出力値につ
いて当該ＮＯＲゲート１４１にて負論理の論理積をとる
構成を採っているのに対し、本実施形態に係る３ビット
グレイカウンタでは、出力回路１４をＮＡＮＤゲート１
４２で構成し、Ｄ−ＦＦ１２１，１２２，１２３の出力
値について当該ＮＡＮＤゲート１４２にて正論理の論理
積をとる構成を採っている。

【００４６】この負論理と正論理との違いに伴い、本実
施形態に係る３ビットグレイカウンタにおいては、ＮＡ
ＮＤゲート１４２に対してクロック信号ＣＫをインバー
タ４２で反転させて与えるとともに、ＮＡＮＤゲート１
４２の出力をインバータ４３で反転させてＤ−ＦＦ１２
１，１２２，１２３にそれらのＬＤ入力として供給する
ようになっている。

【００４７】ここで、本実施形態に係る３ビットグレイ
カウンタの動作を、第１実施形態に係る３ビットグレイ
カウンタの動作と対比して説明する。

【００４８】第１実施形態に係る３ビットグレイカウン
タでは、Ｄ−ＦＦ１２１，１２２，１２３の出力値があ
る一定条件、具体的には（ｂ２，ｂ１，ｂ０）＝（１，
０，０）になった際にそれらの論理積（負論理）をとっ
て高レベル（または、低レベル）を出力する動作を行
う。これに対して、第２実施形態に係る３ビットグレイ
カウンタでは、図８のタイミングチャートに示すよう
に、Ｄ−ＦＦ１２１，１２２，１２３の出力値が上記一
定条件になった際に、入力されるクロック信号ＣＫをそ
の１周期のみ出力する動作を行う。

【００４９】この回路動作上の違いにより、第２実施形
態に係る３ビットグレイカウンタの場合は、たとえ設定
分周比がオール“０”でも、入力されるクロック信号Ｃ
Ｋが本回路を通過するため、クロック信号ＣＫを確実に
次段に伝えることができる。すなわち、本実施形態に係
る３ビットグレイカウンタの場合には、分周比としてオ
ール“０”、即ち入力されるクロック信号ＣＫをそのま
ま通過させる１分周の設定が可能になる。

【００５０】因みに、第１実施形態に係る３ビットグレ
イカウンタの場合には、分周比としてオール“０”（１
分周）の設定ができないため、３ビットあるいは４ビッ
トの基本構成を２つ以上組み合わせてなる多ビットのグ
レイカウンタでは、設定可能な分周比に制約が生じる。
例えば、図６に示した７ビットグレイカウンタでは、プ
ログラム値（Ｐ０〜Ｐ６）が、（Ｐ０＋Ｐ１＋Ｐ２）＊
（Ｐ３＋Ｐ４＋Ｐ５＋Ｐ６）＝１という条件を満たす必
要がある。したがって、設定可能な分周比は、「Ｐ０〜
Ｐ２がオール“０”となる２の３乗の整数倍」「Ｐ３〜
Ｐ６がオール“０”となる１〜７」以外となる。

【００５１】また、本実施形態の場合にも、上記構成の
３ビットの基本構成あるいはこれを基にした４ビットの
基本構成を組み合わせることにより、多ビットのグレイ
カウンタを実現することが可能である。３ビット構成を
３つ組み合わせてなる９ビットのグレイカウンタの回路
例を図９に示す。同図から明らかなように、本回路例に
係る９ビットグレイカウンタは、３個の３ビットグレイ
カウンタ４４Ａ，４４Ｂ，４４Ｃが縦続接続された構成
となっている。

【００５２】この９ビットのグレイカウンタにおいて
も、オール“０”の分周比設定のときに、入力されるク
ロック信号ＣＫをその１周期分通過させる基本構成の回
路の組み合わせからなることから、プログラム値（Ｐ０
〜Ｐ８）としてオール“０”を設定することで、入力さ
れるクロック信号ＣＫをそのまま通過させる１分周の設
定が可能になる。

【００５３】なお、本実施形態に係る基本構成の場合に
は、ＮＡＮＤゲート１４２で正論理の論理積をとる関係
上、Ｄ−ＦＦ１２１，１２２，１２３に入力するクロッ
ク信号ＣＫを反転させる必要から、クリティカルパスの
許容時間がクロック信号ＣＫの高レベル期間（または、
低レベル期間）しかなく、よってデューティにも依存す
ることになる。ただし、本実施形態に係る基本構成の場
合、クリティカルパスはＤ−ＦＦ１２１，１２２，１２
３を通らず、インバータ４２、ＮＡＮＤゲート１４２、
インバータ４３の経路となり、Ｄ−ＦＦを通る場合と比
較して短くなる。そのため、例えばデューティ５０％の
クロック信号ＣＫが入力された場合に、第１実施形態に
係る基本構成と比較して対応可能なクロック周波数が突
然半分になる、ということはない。

【００５４】なお、上記各実施形態においては、２進コ
ードのプログラム値をグレイコードに変換するコード変
換回路を具備する構成を前提として説明したが、これに
限られるものではなく、当該コード変換回路としては、
２進コード以外のコードのプログラム値をグレイコード
に変換する構成のものであっても良く、またグレイコー
ドのプログラム値が直接入力される場合には不要とな
る。

【００５５】以上説明した第１，第２実施形態に係るカ
ウンタ回路は、例えば、ＲＦシンセサイザー、クロック
シンセサイザーあるいはクロックリカバリー回路等を構
成するＰＬＬ回路において、ＶＣＯの発振出力クロック
を分周して位相比較器に供給する分周器として用いて好
適なものである。

【００５６】図５は、本発明に係るＰＬＬ回路の構成の
一例を示すブロック図である。図５から明らかなよう
に、本回路例に係るＰＬＬ回路は、位相周波数比較回路
(PhaseFrequency Detector;ＰＦＤ)５１、チャージポン
プ回路３２、ローパスフィルタ（ループフィルタ）５
３、ＶＣＯ(電圧制御発振器)５４および分周器５５を有
する構成となっている。

【００５７】このＰＬＬ回路において、位相周波数比較
回路５１は、外部から入力される基準クロックと、ＶＣ
Ｏ５４で生成され、分周器５５で分周されて得られる内
部クロックとの位相を比較し、その位相差信号としてＵ
Ｐ／ＤＮ信号を出力する。具体的には、基準クロックに
対して内部クロックの位相が遅れているときは、ＶＣＯ
５４の発振クロックの位相を進める制御をなすためのＵ
Ｐ信号を出力し、基準クロックに対して内部クロックの
位相が進んでいるときは、ＶＣＯ５４の発振クロックの
位相を遅らせる制御をなすためのＤＮ信号を出力する。

【００５８】チャージポンプ回路５２は、ＵＰ／ＤＮ信
号が入力されている期間、任意の電流を出力ノードに対
して流し込んだり、引き込むことにより、その位相差を
電流に変換する。ローパスフィルタ５３は、チャージポ
ンプ回路５２の出力電流を積分して電圧信号に変換し、
ＶＣＯ５４にその制御電圧として与える。ＶＣＯ５４は
その制御電圧、即ちローパスフィルタ５３の出力電圧に
応じて発振周波数が変化する。このＶＣＯ５４の発振ク
ロックは外部に出力されるとともに、分周器５５で分周
されて位相周波数比較回路５１に供給される。この分周
器５５として、先述した第１，第２実施形態に係るカウ
ンタ回路が用いられる。

【００５９】ところで、ＰＬＬ回路用の高速分周器とし
て使用されているカウンタ回路としては、パルススワロ
ーカウンタが良く知られている。このパルススワローカ
ウンタは一種の非同期カウンタであり、図１１に示すよ
うに、非常に高速な少ビットのカウンタであるプリスケ
ーラ６１と、その出力をカウントするスワローカウンタ
６２およびメインカウンタ６３とから構成されている。

【００６０】このパルススワローカウンタの動作原理に
ついて、図１２の波形図を用いて説明する。プリスケー
ラ６１は、分周値を２つ選択できる同期カウンタであ
り、その２つの分周値にて分周する。２つの分周値の一
方は通常２のべき乗の整数Ｐであり、多の一方はＰ＋１
若しくはＰ−１である。ここでは、Ｐ＝４とＰ−１＝３
を例に採っている。

【００６１】スワローカウンタ６２およびメインカウン
タ６３は、減算式のプログラマブルカウンタであり、共
にプリスケーラ６１の出力をカウントする。メインカウ
ンタ６３はＭ分周動作を行い、カウントを終えると、自
らのプログラム値Ｍをロードするとともに、スワローカ
ウンタ６２にもプログラム値Ｓをロードする。スワロー
カウンタ６２は、メインカウンタ６３のカウント中に０
になって止まるが、０になるまではプリスケーラ６１に
対してＰ−１分周を、０になった後はＰ分周を促する。

【００６２】その結果、プリスケーラ６１の出力がＭサ
イクルカウントされる間Ｓサイクルはプリスケーラ６１
がＰ−１分周、Ｍ−Ｓサイクルはプリスケーラ６１がＰ
分周するので、トータルＰ・（Ｍ−Ｓ）個の入力クロッ
クＣＬＫでメインカウンタ６３が１周することになる。
そして、プログラム値Ｓを２ビットで０，１，２，３の
いずれかに、プログラム値Ｍを４ビットで３〜１７のい
ずれかに設定することで、分周値を９〜６８の範囲で１
刻みでプログラムすることができる。

【００６３】このパルススワローカウンタを分周器５５
として用いてなるＰＬＬ回路において、当該パルススワ
ローカウンタのメインカウンタ６３として、データ遷移
時のの電流ノイズを抑えることができ、かつ回路動作の
より高速化が可能な先述した第１，第２実施形態に係る
カウンタ回路を用いることで、分周器５５のより高速化
を図ることが可能になり、特にメインカウンタ６３の動
作スピードが問題となってくる多ビットの構成を構築す
る際に有用なものとなる。

【００６４】なお、本適用例では、先述した第１，第２
実施形態に係るカウンタ回路を、分周器としてパルスス
ワローカウンタを用いてなるＰＬＬ回路において、パル
ススワローカウンタのメインカウンタとして用いる場合
を例に挙げたが、この適用例に限られるものではなく、
ＲＦシンセサイザー、クロックシンセサイザーあるいは
クロックリカバリー回路等を構成するＰＬＬ回路の分周
器全般に適用し得るものである。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
データ遷移時に流れる貫通電流を小さく抑えることがで
きるため、当該貫通電流に起因する電流ノイズを低減で
き、しかもクリティカルパスがフリップフロップ１個＋
ゲート１段または２段で済み、遅延を大幅に減らすこと
ができるため、回路動作のより高速化を図ることができ
る。また、多ビット構成のカウンタ回路についても、基
本３ビットまたは４ビットのカウンタ回路を、ほとんど
手を加えることなく縦続接続するだけで実現可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るカウンタ回路の構
成例を示すブロック図であり、３ビットのプログラムグ
レイカウンタの場合を例に挙げて示している。

【図２】プログラム値ロード機能付きＤ−ＦＦの具体的
な回路例を示すブロック図である。

【図３】グレイカウンタを実現するための真理値表を示
す図である。

【図４】リプルカウンタ動作（Ａ）およびグレイカウン
タ動作（Ｂ）の説明に供するタイミングチャートであ
る。

【図５】第１実施形態に係る３ビットのグレイカウンタ
の構成例を示すブロック図である。

【図６】第１実施形態に係る７ビットのグレイカウンタ
の構成例を示すブロック図である。

【図７】本発明の第２実施形態に係るカウンタ回路の構
成例を示すブロック図であり、３ビットのプログラムグ
レイカウンタの場合を例に挙げて示している。

【図８】第２実施形態に係る３ビットグレイカウンタの
動作説明に供するタイミングチャートである。

【図９】第２実施形態に係る９ビットのグレイカウンタ
の構成例を示すブロック図である。

【図１０】本発明に係るＰＬＬ回路の構成例を示すブロ
ック図である。

【図１１】パルススワローカウンタの構成例を示すブロ
ック図である。

【図１２】パルススワローカウンタの動作説明に供する
波形図である。

【図１３】従来例に係るリプルカウンタの回路例を示す
ブロック図である。

【図１４】グレイコードを示す図である。

【符号の説明】

１１，１１′…コード変換回路、１２，１２′…フリッ
プフロップ回路、１３，１３′…論理回路、１４，１
４′…出力回路、５１…位相周波数比較回路、５２…チ
ャージポンプ回路、５４…ＶＣＯ（電圧制御発振器）、
５５…分周器、６１…プリスケーラ、６２…スワローカ
ウンタ、６３…メインカウンタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力されるグレイコードのプログラム値
   のビット数に対応した数のフリップフロップが並列的に
   配置されてなり、当該プログラム値がロードされるフリ
   ップフロップ回路と、 前記フリップフロップ回路の各フリップフロップ出力に
   対して、グレイカウンタを実現するための真理値表の論
   理演算を行い、その演算結果を前記フリップフロップの
   各々に与える論理回路と、 前記フリップフロップ回路の各フリップフロップ出力の
   論理積をとってカウント出力とする出力回路とを有する
   回路構成を基本構成とすることを特徴とするカウンタ回
   路。
2. 【請求項２】 前記基本構成は、３ビット構成または４
   ビット構成であることを特徴とする請求項１記載のカウ
   ンタ回路。
3. 【請求項３】 前記基本構成の組み合わせからなること
   を特徴とする請求項２記載のカウンタ回路。
4. 【請求項４】 制御電圧に応じた周波数のクロックを出
   力する電圧制御発振器と、前記電圧制御発振器の発振ク
   ロックを分周する分周器とを有し、基準クロックに対す
   る前記分周器の分周クロックの位相差に応じて前記電圧
   制御発振器の発振周波数を制御するＰＬＬ回路であっ
   て、 前記分周器は、 入力されるグレイコードのプログラム値のビット数に対
   応した数のフリップフロップが並列的に配置されてな
   り、当該プログラム値がロードされるフリップフロップ
   回路と、 前記フリップフロップ回路の各フリップフロップ出力に
   ついて、グレイカウンタを実現するための真理値表の論
   理演算を行い、その演算結果を前記フリップフロップの
   各々に与える論理回路と、 前記フリップフロップ回路の各フリップフロップ出力の
   論理積をとってカウント出力とする出力回路とを有する
   回路構成を基本構成とするカウンタ回路からなることを
   特徴とするＰＬＬ回路。
5. 【請求項５】 前記基本構成は、３ビット構成または４
   ビット構成であることを特徴とする請求項４記載のＰＬ
   Ｌ回路。
6. 【請求項６】 前記基本構成の組み合わせからなること
   を特徴とする請求項５記載のＰＬＬ回路。
7. 【請求項７】 前記分周器は、プリスケーラとその出力
   をカウントするスワローカウンタおよびメインカウンタ
   を有するパルススワローカウンタからなり、前記メイン
   カウンタとして前記カウンタ回路を用いたことを特徴と
   する請求項４記載のＰＬＬ回路。