KR100595385B1

KR100595385B1 - 그레이코드 카운터

Info

Publication number: KR100595385B1
Application number: KR1020040036601A
Authority: KR
Inventors: 이병주
Original assignee: 엠텍비젼 주식회사
Priority date: 2004-05-22
Filing date: 2004-05-22
Publication date: 2006-06-30
Also published as: KR20050111463A

Abstract

본 발명은 그레이코드 카운터에 관한 것이다. 본 발명에 의하면 N 비트의 출력을 할 수 있는 그레이코드 카운터에 있어서, 기준 클럭 신호(CLOCK)를 입력받아서 2분주 클럭 신호(NCK)를 생성하는 카운터 개시회로; 상기 기준 클럭 신호 및 상기 2분주 클럭 신호를 입력받아서 1비트씩 다른 비트를 생성하는 (N-2)개의 카운터회로 및 카운터 종료회로로 구성되는 것을 특징으로 하는 그레이코드 카운터가 제공된다. 그 결과 게이트(gate) 수와 레이아웃(layout)의 면적을 감소시켜 저전력을 이룰 수 있으며 풀 커스톰 설계를 적용할 때 간단하고 쉽게 확장할 수 있는 효과가 있다.

그레이코드 카운터, 플립플롭, NAND회로

Description

그레이코드 카운터{Gray code counter}

도 1은 본 발명의 바람직한 일 실시예에 따른 4 비트의 출력을 갖는 그레이코드 카운터의 논리회로.

도 2는 본 발명의 바람직한 일 실시예에 따른 플립플롭의 논리회로.

도 3은 도 1에 기재된 그레이코드 카운터의 실시에 의한 그레이코드 카운터의 타이밍도.

도 4는 본 발명의 바람직한 일 실시예에 따른 N 비트의 출력을 갖는 크레이코드 카운터의 논리회로.

본 발명은 그레이코드 카운터에 관한 것으로서, 구체적으로는 게이트(gate) 수와 레이아웃(layout)의 면적을 감소시켜 저전력을 이룰 수 있으며 풀 커스톰 설계(full custom design)를 적용할 때 간단하고 쉽게 확장할 수 있는 그레이코드 카운터에 관한 것이다.

코드(Code)란 10진수, 문자, 기호 등 디지털화된 정보의 2진 숫자 조합을 말한다. 코드에는 코드의 자리수가 일정한 값을 가지는 가중 코드(Weighted Code)와 코드의 자리수가 일정한 값을 가지지 않는 비가중 코드(Unweighted Code)가 있다.

그레이 코드(Gray code)란 비가중 코드로서 이진 코드를 변환한 것으로 인접 부호와 1비트의 변화하면서 새로운 코드를 발생시키는 특징이 있다. 그레이 코드는 연산에는 부적절하지만 입ㆍ출력 정보를 나타내는 I/O 장치나 A/D 부호 변환기 등의 카운터(counter)로는 유용하게 쓰일 수 있다. 카운터란 레지스터의 일종으로서 정의된 일정한 일련의 상태를 반복하도록 만들어진 소자를 말한다.

십진 카운트	이진코드	그레이코드
0	00000	00000
1	00001	00001
2	00010	00011
3	00011	00010
4	00100	00110
5	00101	00111
6	00110	00101
7	00111	00100
8	01000	01100
9	01001	01101
10	01010	01111
11	01011	01110
12	01100	01010
13	01101	01011
14	01110	01001
15	01111	01000
16	10000	11000
17	10001	11001
18	10010	11011
19	10011	11010
20	10100	11110
21	10101	11111
22	10110	11101
23	10111	11100
24	11000	10100
25	11001	10101
26	11010	10111
27	11011	10110
28	11100	10010
29	11101	10011
30	11110	10001
31	11111	10000

종래의 카운터는 표 1에 나타낸 바와 같이 이진코드를 사용하는 이진코드 카운터이다. 표 1은 5비트로 구성된 각 코드워드의 이진코드를 나타내고 있다. 이진코드 카운터에서는 십진 카운트가 1만큼 증가할 때 복수의 비트들이 동시에 바뀌어질 수 있다. 예를 들면 십진 카운트가 "0"에서 "1"로 바뀌면 이진코드워드는 "00000"에서 "00001"로 바뀌어지는데, 이 경우 1비트만 바뀌어진다. 반면에 십진 카운트가 "15"에서 "16"으로 바뀌면 이진코드워드는 "01111"에서 "10000"으로 "10000"으로 바뀌어지고, 이 경우에는 5비트가 동시에 바뀌어진다.

그런데 더 많은 수의 비트들이 동시에 바뀌면 그 변화를 일으키기 위해서 더 많은 전류들이 소비되며 동시에 이것은 전기소음을 일으킨다. 이런 전기소음은 카운터 내의 신호들 사이에 간섭을 일으켜서 전 시스템이 오동작을 일으킬 수 있다.

상술한 바와 같이 복수의 비트들이 동시에 변화함으로써 발생하는 전기소음을 감소시키기 위해서 제안된 것이 그레이코드 카운터이다. 표 1은 5비트로 구성된 각 코드워드의 그레이코드를 나타내고 있다. 그레이코드에서 연속되는 두 십진 카운트는 한 비트만이 다르고 다른 비트들에 대해서는 동일하다. 따라서, 연속되는 십진 카운트들 사이에는 한 비트만이 바뀐다. 결과적으로 그레이코드 카운터는 이진코드 카운터보다 비트 변화를 얻기 위해 더 적은 전류를 요구하기 때문에 복수의 비트들의 동시적인 변화로부터 발생되는 전기소음을 줄일 수 있다.

종래의 그레이코드 카운터의 실시 형태는 일본 특허 공개 평1-251822에 발표된 업/다운 그레이코드 카운터에 상세히 기재되어 있기 때문에 구체적인 구성의 기재를 생략한다.

이러한 종래의 그레이코드 카운터는 디지털 설계에서 사용되는 하향식 방식의 설계(top down design) 에 의해 이루어지고 있다. 하향식 방식의 설계(top down design)는 주문형 설계(full custom design)와는 다르게 동작과 타이밍(timing)만 만족하는 설계를 말한다.

그런데 종래의 그레이코드 카운터는 게이트(gate) 수가 많고 레이아웃(layout)의 면적이 크기 때문에 고전력을 필요로 하는 문제점이 있다.

따라서, 본 발명은 종래 기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트(gate) 수와 레이아웃(layout)의 면적을 감소시켜 저전력을 이룰 수 있는 그레이코드 카운터를 제공함에 그 목적이 있다.

상술한 목적들을 달성하기 위하여 본 발명의 일 측면에 따르면, N 비트의 출력을 할 수 있는 그레이코드 카운터에 있어서, 기준 클럭 신호(CLOCK)를 입력받아서 2분주 클럭 신호(NCK)를 생성하는 카운터 개시회로; 상기 기준 클럭 신호(CLOCK) 및 상기 2분주 클럭 신호(NCK)를 입력받아서 1비트씩 다른 비트를 생성하는 (N-2)개의 카운터회로 및 카운터 종료회로를 포함하며, 상기 (N-2)개의 카운터회로 각각은 D 플립플롭, 2개의 NAND회로 및 1개의 NOT 회로로 구성되며, 상기 (N-2)개의 카운터회로 중 K번째 카운터회로의 D 플립플롭은, 상기 기준 클럭 신호(CLOCK), 2분주 클럭 신호의 반전신호(NCKX), (K-2)번째 카운터회로까지의 플립플롭의 출력신호의 반전신호(Qb(K-2)) 및 (K-1)번째 카운터회로의 플립플롭의 출력신호(Q(K-1))를 입력받아, 상기 2분주 클럭 신호의 반전신호(NCKX), 상기 (K-2)번째 카운터회로까지의 플립플롭의 출력신호의 반전신호(Qb(K-2)) 및 상기 (K-1)번째 카운터회로의 플립플롭의 출력신호(Q(K-1))가 하이(high)이고 상기 기준 클럭 신호(CLOCK)가 올라갈 때(rising) 반전된 출력 신호 및 그 반전신호를 생성하고(단, 여기서 K는 2 이상임), 상기 (N-2)개의 카운터회로 중 K번째 NOT 회로는, (K-1) 번째 카운터회로의 제2 NAND회로의 출력 신호를 입력받아 반전된 신호를 출력하고(단, 여기서 K는 2 이상임), 상기 (N-2)개의 카운터회로 중 K번째 NAND 회로는, 상기 K번째 NOT 회로의 출력 신호와 상기 K번째 D 플립플롭의 출력신호를 입력받아 (K+1) 번째 카운터 회로의 D 플립플롭의 기준 클럭 신호로서 출력하는 제1 NAND 회로; 및 상기 K번째 NOT 회로의 출력 신호와 상기 K번째 D 플립플롭의 출력신호의 반전신호를 입력받아 (K+1) 번째 NOT 회로로 출력하는 제2 NAND 회로를 포함하고(단, 여기서 K는 2 이상임), 상기 카운터 종료회로는, 상기 기준 클럭 신호(CLOCK), 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 이전 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 마지막 카운터회로의 플립플롭의 출력신호를 입력받아, 상기 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 이전 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 마지막 카운터회로의 플립플롭의 출력신호가 하이(high)이고 상기 기준 클럭 신호(CLOCK)가 올라갈 때(rising) 반전된 출력 신호 및 그 반전신호를 생성하는 제1 D 플립플롭; 상기 (N-2)개의 카운터 회로의 마지막 카운터회로의 제2 NAND회로의 출력 신호를 입력받아 반전된 신호를 출력하는 NOT 회로; 상기 NOT 회로의 출력 신호와 상기 제1 D 플립플롭의 출력신호를 입력받아 제2 D 플립플롭의 기준 클럭 신호로서 출력하는 NAND 회로; 및 상기 기준 클럭 신호(CLOCK), 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 제1 D 플립플롭의 출력신호를 입력받아, 상기 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 제1 D 플립플롭의 출력신호가 하이(high)이고 상기 기준 클럭 신호(CLOCK)가 올라갈 때(rising) 반전된 출력 신호 및 그 반전신호를 생성하는 제2 D 플립플롭을 포함하는 것을 특징으로 하는 그레이코드 카운터를 제공한다.

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이하, 본 발명에 따른 그레이코드 카운터의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명한다.

도 1은 본 발명의 바람직한 일 실시예에 따른 4비트의 출력을 갖는 그레이코드 카운터의 논리회로를 나타내고 있다.

CLOCK 신호가 플립플롭(FF1)의 CLK 입력단자에 연결되면, 플립플롭(FF1)의 Q 출력단자는 NAND회로(NA1)의 제1입력단자에 연결되며, 플립플롭(FF1)의 Qb 출력단자는 NAND회로(NA2)의 제1입력단자와 플립플롭(FF1)의 D 입력단자에 연결된다.

NAND회로(NA1)의 제2입력단자는 CLOCK 신호에 연결되며, NAND회로(NA1)의 출력단자는 플립플롭(FF2)의 CLK 입력단자에 연결된다.

NAND회로(NA2)의 제2입력단자는 CLOCK 신호에 연결되며, NAND회로(NA2)의 출력단자는 NOT회로(INV1)을 통과하여 NAND회로(NA3)와 NAND회로(NA4)회로의 제2입력단자에 연결된다.

플립플롭(FF2)의 Q 출력단자는 NAND회로(NA3)의 제1입력단자에 연결되며, 플립플롭(FF2)의 Qb 출력단자는 NAND회로(NA4)의 제1입력단자와 플립플롭(FF2)의 D 입력단자에 연결된다.

NAND회로(NA3)의 출력단자는 플립플롭(FF3)의 CLK 입력단자에 연결되며, NAND회로(NA4)의 출력단자는 NOT회로(INV2)를 통과하여 NAND회로(NA5)와 NAND회로(NA6)회로의 제2입력단자에 연결된다.

플립플롭(FF3)의 Q 출력단자는 NAND회로(NA5)의 제1입력단자에 연결되며, 플립플롭(FF3)의 Qb 출력단자는 NAND회로(NA6)의 제1입력단자와 플립플롭(FF3)의 D 입력단자에 연결된다.

NAND회로(NA5)의 출력단자는 플립플롭(FF4)의 CLK 입력단자에 연결되며, NAND회로(NA6)의 출력단자는 NOT회로(INV3)를 통과하여 NAND회로(NA7)의 제2입력단자에 연결된다.

플립플롭(FF4)의 Q 출력단자는 NAND회로(NA7)의 제1입력단자에 연결되며, 플립플롭(FF4)의 Qb 출력단자는 NAND회로(NA7)의 제1입력단자와 플립플롭(FF4)의 D 입력단자에 연결된다.

NAND회로(NA7)의 출력단자는 플립플롭(FF5)의 CLK 입력단자에 연결되며, 플립플롭(FF5)의 Qb 출력단자는 플립플롭(FF5)의 D 입력단자에 연결된다.

상술한 바와 같이 플립플롭(FF1 내지 FF4) 각각에 있어서, Qb 출력단자와 D 입력단자는 서로 연결된다. 따라서 플립플롭(FF1 내지 FF4) 각각에 있어서, CLK 입력단자에 입력되는 클럭 신호가 상승할 때마다 Q 출력단자로부터 출력되는 출력신호는 반전된다.

NAND(NA1 내지 NA7), 그리고 NOT회로(INV1 내지 INV3)은 각각 그레이코드 카운터 출력이 반전하는 타이밍을 결정하는 클록을 생성한다.

플립플롭의 일 실시형태는 도 2에 표현되어 있다. 각 플립플롭은 NOT회로와 2개의 입력단자를 가지는 4개의 NAND회로로 구성된다.

플립플롭의 D 입력단자는 NAND회로(NA23)의 제1입력단자와 NOT회로(INV21)를 통해 NAND회로(NA24)의 제2입력단자에 연결된다. 플립플롭의 CLK 입력단자는 NAND회로(NA23)의 제2입력단자와 NAND회로(NA24)의 제1입력단자에 연결된다.

NAND회로(NA23)의 출력단자는 NAND회로(NA21)의 제1입력단자에 연결되며, NAND회로(NA24)의 출력단자는 NAND회로(NA22)의 제2입력단자에 연결된다. NAND회로(NA21)의 출력단자는 플립플롭의 Q 출력단자와 NAND회로(NA22)의 제1입력단자에 연결되며, NAND회로(NA22)의 출력단자는 플립플롭의 Qb 출력단자와 NAND회로(NA21)의 제2입력단자에 연결된다.

도 3은 도 1에 기재된 그레이코드 카운터의 실시에 의한 그레이코드 카운터의 타이밍도를 나타낸다. 도 3과 도 1을 참조하여 그레이코드 카운터의 동작을 설명하면, 플립플롭(FF1)은 기준클럭신호(CLOCK)를 입력받아서, 기준클럭신호(CLOCK)이 2로 나누어진 2분주 클럭신호(NCK)와 그 반전신호(NCKX)를 생성한다.

플립플롭(FF2)은 기준클럭신호(CLOCK)와 2분주 클럭신호(NCK)를 입력받아 2분주 클럭신호(NCK)가 하이(High)이고 기준클럭신호(CLOCK)가 올라갈 때(rising)마다 반전된 출력신호(Q1)와 그 반전신호(Qb1)를 생성한다.

플립플롭(FF3)은 기준클럭신호(CLOCK)와 플립플롭(FF1)의 반전신호(NCKX) 및 플립플롭(FF2)의 출력신호(Q1)를 입력받아서, 플립플롭(FF1)의 반전신호(NCKX) 와 플립플롭(FF2)의 출력신호(Q1)가 하이(High)이고 기준클럭신호(CLOCK)가 올라갈 때(rising)마다 반전된 출력신호(Q2)와 그 반전신호(Qb2)를 생성한다.

플립플롭(FF4)은 기준클럭신호(CLOCK), 플립플롭(FF1)의 반전신호(NCKX), 플립플롭(FF2)의 반전신호(Qb1) 및 플립플롭(FF3)의 출력신호(Q2)를 입력받아서, 플립플롭(FF1)의 반전신호(NCKX), 플립플롭(FF2)의 반전신호(Qb1) 및 플립플롭(FF3)의 출력신호(Q2)가 하이(High)이고 기준클럭신호(CLOCK)가 올라갈 때(rising)마다 반전된 출력신호(Q3)와 그 반전신호(Qb3)를 생성한다.

플립플롭(FF5)은 기준클럭신호(CLOCK), 플립플롭(FF1)의 반전신호(NCKX), 플립플롭(FF2)의 반전신호(Qb1), 플립플롭(FF3)의 반전신호(Qb2) 및 플립플롭(FF4)의 출력신호(Q3)를 입력받아서, 플립플롭(FF1)의 반전신호(NCKX), 플립플롭(FF2)의 반전신호(Qb1), 플립플롭(FF3)의 반전신호(Qb2) 및 플립플롭(FF4)의 출력신호(Q3)가 하이(High)이고 기준클럭신호(CLOCK)가 올라갈 때(rising)마다 반전된 출력신호(Q4)와 그 반전신호(Qb4)를 생성한다.

상술한 바와 같이 도 3과 같이 도 1의 그레이코드 카운터를 실시하는 경우 Q1, Q2, Q3 및 Q4가 1비트씩 변화되고 있음을 알 수 있다 .

상기에서는 그레이코드 카운터가 4 비트의 형태일 때의 논리회로를 일 실시예로 들어 설명을 하였다. 본 발명의 바람직한 일 실시예에 의하면 N 비트의 출력을 갖는 그레이코드 카운터를 구성할 수 있다. 도 4를 참조하면 그레이코드 카운터는 카운터개시회로(501), 카운터회로(503a...503(N-2)) 및 카운터종료회로(507)로 구성된다. 이 경우 N 비트의 출력을 갖는 그레이코드 카운터를 구성하기 위해서는 (N-2) 개의 카운터회로를 구성하면 된다. 즉, 카운터회로만을 추가함으로써 그레이코드 카운터가 출력할 수 있는 비트 수는 무한대로 확장할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명에 따른 그레이코드 카운터는 게이트(gate) 수와 레이아웃(layout)의 면적을 감소시켜 저전력을 이룰 수 있으며 풀 커스톰 설계를 적용할 때 간단하고 쉽게 확장할 수 있는 효과가 있다.

Claims

N 비트의 출력을 할 수 있는 그레이코드 카운터에 있어서,

기준 클럭 신호(CLOCK)를 입력받아서 2분주 클럭 신호(NCK)를 생성하는 카운터 개시회로;

상기 기준 클럭 신호(CLOCK) 및 상기 2분주 클럭 신호(NCK)를 입력받아서 1비트씩 다른 비트를 생성하는 (N-2)개의 카운터회로 및 카운터 종료회로

를 포함하며,

상기 (N-2)개의 카운터회로 각각은 D 플립플롭, 2개의 NAND회로 및 1개의 NOT 회로로 구성되며,

상기 (N-2)개의 카운터회로 중 K번째 카운터회로의 D 플립플롭은, 상기 기준 클럭 신호(CLOCK), 2분주 클럭 신호의 반전신호(NCKX), (K-2)번째 카운터회로까지의 플립플롭의 출력신호의 반전신호(Qb(K-2)) 및 (K-1)번째 카운터회로의 플립플롭의 출력신호(Q(K-1))를 입력받아, 상기 2분주 클럭 신호의 반전신호(NCKX), 상기 (K-2)번째 카운터회로까지의 플립플롭의 출력신호의 반전신호(Qb(K-2)) 및 상기 (K-1)번째 카운터회로의 플립플롭의 출력신호(Q(K-1))가 하이(high)이고 상기 기준 클럭 신호(CLOCK)가 올라갈 때(rising) 반전된 출력 신호 및 그 반전신호를 생성하고(단, 여기서 K는 2 이상임),

상기 (N-2)개의 카운터회로 중 K번째 NOT 회로는, (K-1) 번째 카운터회로의 제2 NAND회로의 출력 신호를 입력받아 반전된 신호를 출력하고(단, 여기서 K는 2 이상임),

상기 (N-2)개의 카운터회로 중 K번째 NAND 회로는, 상기 K번째 NOT 회로의 출력 신호와 상기 K번째 D 플립플롭의 출력신호를 입력받아 (K+1) 번째 카운터 회로의 D 플립플롭의 기준 클럭 신호로서 출력하는 제1 NAND 회로; 및 상기 K번째 NOT 회로의 출력 신호와 상기 K번째 D 플립플롭의 출력신호의 반전신호를 입력받아 (K+1) 번째 NOT 회로로 출력하는 제2 NAND 회로를 포함하고(단, 여기서 K는 2 이상임),

상기 카운터 종료회로는,

상기 기준 클럭 신호(CLOCK), 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 이전 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 마지막 카운터회로의 플립플롭의 출력신호를 입력받아, 상기 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 이전 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 마지막 카운터회로의 플립플롭의 출력신호가 하이(high)이고 상기 기준 클럭 신호(CLOCK)가 올라갈 때(rising) 반전된 출력 신호 및 그 반전신호를 생성하는 제1 D 플립플롭;

상기 (N-2)개의 카운터 회로의 마지막 카운터회로의 제2 NAND회로의 출력 신호를 입력받아 반전된 신호를 출력하는 NOT 회로;

상기 NOT 회로의 출력 신호와 상기 제1 D 플립플롭의 출력신호를 입력받아 제2 D 플립플롭의 기준 클럭 신호로서 출력하는 NAND 회로; 및

상기 기준 클럭 신호(CLOCK), 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 제1 D 플립플롭의 출력신호를 입력받아, 상기 2분주 클럭 신호의 반전신호(NCKX), 상기 (N-2)개의 카운터회로의 마지막 카운터회로까지의 플립플롭의 출력신호의 반전신호 및 상기 제1 D 플립플롭의 출력신호가 하이(high)이고 상기 기준 클럭 신호(CLOCK)가 올라갈 때(rising) 반전된 출력 신호 및 그 반전신호를 생성하는 제2 D 플립플롭

을 포함하는 것

을 특징으로 하는 그레이코드 카운터.
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