KR790001619Y1 - 입력장치(入力裝置) - Google Patents
입력장치(入力裝置)Info
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Abstract
내용없음.
Description
제1도는 전자식 탁상계산기의 블록도.
제2도는 제1도의 입력호로부를 나타낸 회로도.
제3도는 본 고안의 장치를 실시한 입력회로장치의 블록도.
제4도는 제3도의 요부 블록도.
제5도는 제3도의 장치의 동작을 설명한 타임챠아트.
본 고안은 키 제어식 디지탈 계산기에 있어서 새로운 입력장치에 관한 것이다.
전자식 탁상 계산기, 캐시레지스터(Cash register)등 여러개의 키스위치를 가진 기기에 있어서 새로운 입력장치에 관한 것이다.
그 예로서 10개의 키 스위치가 있으면 내부 회로측에 10개의 입력단자를 설치할 필요가 있다.
한편, 전자식 탁상계산기를 비롯한 각종 전자기기는 소형화 및 신뢰성 향상이 요망되므로 내부 회로의 집적화가 필요하게 되었으나, 집적회로화 할려면 단자수가 적은 것이 바람직하며, 이 점에 있어서 키를 다수 가진 기기는 집적화에 적당하지 않았다.
본 고안은 위와 같은 점을 감안하여 안출된 것으로, 키 신호 입력선을 공통으로 접속하여 시분할 타이밍 신호에 의하여 조작키의 종류를 검출함과 동시에 수치(수치數値)키의 수치정보의 리드인(lead-in)에 대해서는 위 시분할타이밍 신호를 발생시키기 위하여 바이너리 카운터(binary counter)의 카운트 내용을 그대로 이용하고 2진화 10진 코드로 변환하여 치수(値數)레지스터에 도입하는 것이다.
이하 전자식 탁상 계산기(이하 전탁이라고 함)을 예로서 본 고안을 설명한다.
일반적으로 전탁은 제1도와 같이 전원부(E), 입력 회로부(Ip), 연산제어부(FC), 출력회로부(OP)로 구성되어 있으나 종래의 입력회로는 제2도와 같이 제어부(FC)와 결합하는 단자가 수치에 관한 것일뿐, 5개 이상을 필요로 하고 있다.
본 고안은 이 단자를 1개로 하여 그 구성을 제3도에 도시하였다.
제3도에서 1, 2SMS는 최소시간 단위의 클록펄스(clock pulse)이고, MOS형 전계효과 트랜지스터로 구성된 플립플롭(flip flop)에 의해 출력의 각 동작에 관련된다.
t1-t4가 비트타임 신호, T0-T15ㅡ는 디지트타임신호, P는 연산용 신호이다.
Q,Q,Q,PF는 지연형 플립플롭, 화살표로 표시된 CPC,D, 1,Q,Q, 1은 위 플립플롭의 정보 도입을 위한 동기 신호이다.
또, ⓞ-⑨는 키보오드 상의 수치키를 표시하며, 단자(a-a)에 디지트타임신호(T-T)가 대응하여 도이되어 있다,
키 ⓞ-⑨의 타단자는 공통으로 접속되어 출력단자(kout)로 연결도어 있다.
위의 디지트타임신호(T-T)는 종래의 것과는 다르게 4비트의 카운터(V)의 내용을 디코오드(decode)함으로써 얻어진다.
즉, 카운터(V)는 4개의 RS형 플립플롭(V-V()으로 구성되어 1디지트타임마다 발생하는 신호D에 의해 ㅐ카운트업(Count up)하여 나아가는 것이다.
따라서, 카운터(v)는 (0000),(0001)……(1111)의 상태를 차례로 취하면서 16디지트 타임마다 동일 상태를 반복한다.
위의 카운터(V)의 각 플립플롭(V-V(의출력을 병열로 도출하여 출력내용을 디코더(DC)에 도입하여 T-T의 출력으로 변환되면 T-T는 각각 1디지트타임을 가지며 16디지트마다 발생하는 시분할 신호로 된다.
이에 또, 변환할 때에는 (0000)는 T,(0001)은 T,……(1111)은 T와 같이 대응된다. 따라서 시분할신호 T가 발생하고 있을 때 카운터(V)의 내용은 10진수치 "0"에, T일때에는 10진 수치의 "1".,……T일 때에 10진 수치의 "9"에 대응하게 된다.
이 시분할신호(T-T)는 전자 탁상계산기에서는 여러 장소에서 사용되는바, 그 예로서 표시장치(DP)를 다이나믹하게 표시하기 이ㅜ하여 시분할 신호로서 사용할 경우에는 표시장치의 한쪽 전극에 주기때문에 집적화된 내부회로(FC)에서 도출된다.
이 도출된 시분할신호 T-T를 위의 키 ⓞ-⑨에 주어지도록하면 키에 시분할 신호를 주기 위한 새로운 단자를 설치할 필요가 없다.
또한, 수치키 ⓞ-⑨의 출력은 제어회로(FC)내에서 2개로 나누어져서 일측은 샤아터(Shutter)방지회로(DF)에 도입되고, 타측은 RS형 플립플롭(Q)의 세트출력을 조건으로 하는 앤드게이트(AG)에 도입된다.
위의, 방지회로(Df)는 예로서, 제4도와 같이 1단어 길이에 1회의 비율로 리세트된 RS형 플립플롭(Fa)과 세트출력을 도입하는 4비트 시프트 레지스터(K-K)와 각 비트(K-K)의 출력을 병열로 도입하는 앤드게이트(AG) 및 각 비트(K-K)의 반전출력을 병열로 도입하는 앤드게이트(AG)로 구성되어 위 앤드게이트(AG)의출력을 위의 플립플롭(Q)의 세트입력으로, 또 앤드게이트(AG)의 출력을 리세트입력으로 하고 있다.
이와 같은 구성에 의하면 키출력은에 동기되오 플립플롭(Fa)을 세트한다.
이 세트출력은 1단어 길이 단위로 시프트된 시프트 레지스터(K-K)에 도입되어 찰례로 우측으로 시프트된다.
위으 플립플롭(Fa)은 키가 압압되어 있게 한 세트되어 있는 것임으로 레지스터(K-K)는 4단어 길이때 카운터(V)의 내용을 버퍼레지스터(S-S)에 도입한다.
카운터(V)의 내용은 (0111)이므로 버퍼레ㅐ지서터(S-S)에는 그 내용이 기억되는 바, 이것은 반드시 10진수 7의 2진화 10진 코드에 대응하여 있다. 플립플롭(Q)은 1비트타임후에는 세트되기 때문에, Q,1인 신호는 키를 한번 압압하면 한번만 발생된다.
또한, 위의 플립플롭(Q)의 출력은 CPC신호에 동기하여 플립플롭(Q)을 세트하므로 앤드게이트(AG)의 조건이 만족되어 다음의 CPC신호에 동기되어 플립플롭(PF)가 세트된다.
이 플립플롭은 1단어 길이 시간폭을 가진 P신호를 한번 발생하나 앤드게이트( AG)의 조건이 만족되지 않기 때문에 이 후에는 신호를 발생하지 않는다, 이 P신호의 발생에 의해 게이트(AG)가 열려 버퍼레지스터(S-S)의 내용은 레지스터(X)의 제1행에 도입된다.
이와 같이 하여 통상의 치수동작이 완료된다. 다른 수치는 압압한 키에 대응하는 디지트타임신호(T)를 검출함으로써 극히 동일한 동작을 하여 수치 n을 2진화 10진 코드신호로 하여 레지스터(X) 에 도입한다.
본 고안의, 입력장치에 의하면 키 입력회로 주변의 단자수를 감소시킬 수 있기 때문에 내부 회로를 집적 회로화 하는데 극히 유리하다.
또, 입력을 위한 외부 다이오드와 기타 부품이 모두 불필요하게 된다.
또, 본 고안에 의하면 키코드신호일시 기억용 버퍼레지스터를 설치하여 바이너리 카운ㅌ의카우트 동작을 계속시켜 조작키 스위치에 의해 출력되는 타이밍 신호에 동기되어 바이너리 카운터의 내용을 위의 버퍼레지서터로 일단 취출하고 그 다음에 취출된 내용을 치수 레지스터에 입력이 되도록 되어 있기 때문에 표시는 표시로서 키 스위치조작에 관계없이 독립하여 시행되도록 하여도 키 스위치 조작에 의해 표시가 악영향을 전혀 받지 않는다.
이것에 대해서 종래와 같이, 키 스위치 조작에 의해 출력되는 타이밍신호에 동기되어 바이너리 카운터의 카운트 동작을 정지시킨 구성이면 표시장치에 공급되는 시분할 신호의 발생도 정지되므로 어떤 재ㅔ어회로를 설치하여 표시레지스터로부터 표시장치에 신호 전달을 저지하는 여러가지의 구성으로 하지 않으면 키 스위치 조작이 표시에 악영향을 미치게 된다.
본 고안의 입력장치는이와 같은 문제점을 해결한 것이며, ㅂㅎㄴ 고안의 입력장치에의하면 키입력의 유무에 불구하고 표시하는 표시로서 독립하여 시행될 수 있기 때문에 표시회로에 여분의 제어회로 등을 설치하여도 표시가 키스위치 조작에 의해 악영향을 전혀 받지 않는다.
Claims (1)
- 복수 비트의 기억요소를 가진 클록펄스에 시간적으로 차례로 내용을 변화시켜가는 바이너리 카운터와, 바이너리카운터의 내용을 복수개의 타이밍 신호로 변환하는 디코오더 회로와, 타이밍신호를 표시장치의 시분할신호로 하여 공급함과 동시ㅏ에 여러개의 키스위치 일방의 단자에 각각 키 스트로브 시호로서 공급하는 수단과, 여러개의 키스위치 타바으이 단자를 공통으로 접속하는 수단과, 키코드신호 일시 기억용 버퍼레지스토와, 키스위치의 일회조작에 의해 공통 접속수단에 도출된 타이밍신호를 검출하여 타이밍신호의 검출시각에 동기하여 바이너리카운터의 내용을 버퍼 레지스터에 취출하는 수단, 버퍼 레지스터에 취출한 내용을 조작한 키스위치의 정보에 대응하는 코드신호로서 치수 레지스터의 소정행에 도입하는 수단을 가진 입력장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR790004438U KR790001619Y1 (ko) | 1979-07-27 | 1979-07-27 | 입력장치(入力裝置) |
Applications Claiming Priority (1)
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KR790004438U KR790001619Y1 (ko) | 1979-07-27 | 1979-07-27 | 입력장치(入力裝置) |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019740001431 Division | 1974-02-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR790001619Y1 true KR790001619Y1 (ko) | 1979-09-15 |
Family
ID=19213873
Family Applications (1)
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KR790004438U KR790001619Y1 (ko) | 1979-07-27 | 1979-07-27 | 입력장치(入力裝置) |
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KR (1) | KR790001619Y1 (ko) |
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1979
- 1979-07-27 KR KR790004438U patent/KR790001619Y1/ko active
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