JP3388527B2 - 分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザ - Google Patents
分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザInfo
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Description
【０００１】
【産業上の利用分野】本発明は、基準周波数以下の周波
数分解能が得られる分数Ｎ周波数シンセサイザに関す
る。
数分解能が得られる分数Ｎ周波数シンセサイザに関す
る。
【０００２】
【従来の技術】従来の分数Ｎ分周器の構成を図６に示
す。アキュムレータ１２はｎビットの加算器１３とｎビ
ットのラッチ１４より成り、加算器１３に入力されるデ
ータＫをクロック信号の入力毎に累算動作する。アキュ
ムレータ１２は累算動作によりその内容が２n 以上にな
るとオーバーフロー信号を分周器１１に送出する。分周
器１１はこのオーバーフロー信号を受け取ると、その分
周比を整数値ＮからＮ＋１に変更する。この時、分周器
１１の分周比は２n 回のクロックの内Ｋ回がＮ＋１、
（２n −Ｋ）回がＮとなる。従って２n サイクルに渡っ
て平均した分周比ＮAV E は、
す。アキュムレータ１２はｎビットの加算器１３とｎビ
ットのラッチ１４より成り、加算器１３に入力されるデ
ータＫをクロック信号の入力毎に累算動作する。アキュ
ムレータ１２は累算動作によりその内容が２n 以上にな
るとオーバーフロー信号を分周器１１に送出する。分周
器１１はこのオーバーフロー信号を受け取ると、その分
周比を整数値ＮからＮ＋１に変更する。この時、分周器
１１の分周比は２n 回のクロックの内Ｋ回がＮ＋１、
（２n −Ｋ）回がＮとなる。従って２n サイクルに渡っ
て平均した分周比ＮAV E は、
【０００３】
【数１】
【０００４】となって整数部Ｎと分数部
【数２】
との和で表される。この分数Ｎ分周器を用いた従来の分
数Ｎ周波数シンセサイザを図７に示す。基準周波数ｆ
REF の基準信号に位相同期した際のＶＣＯ１８の発振周
波数ｆVCO は、
数Ｎ周波数シンセサイザを図７に示す。基準周波数ｆ
REF の基準信号に位相同期した際のＶＣＯ１８の発振周
波数ｆVCO は、
【０００５】
【数３】
【０００６】となり、データＫを１ずつ変更することに
よってｆVCO は基準周波数ｆREF の
よってｆVCO は基準周波数ｆREF の
【数４】
のステップ周波数で変化する。従ってステップ周波数に
対し、基準周波数を２n倍に高く設定できる。一般に位
相同期ループでは、基準周波数を高くすると位相雑音特
性が良好となり、周波数切り替え速度が高速となる。し
かしながら基準周波数とステップ周波数との比２n はア
キュムレータのビット数で決定される固定値であり、ｎ
が小さいと位相雑音特性や周波数切り替え速度は充分に
最適化されない。またｎを大きくしてＫを２以上のステ
ップで変更する場合、
対し、基準周波数を２n倍に高く設定できる。一般に位
相同期ループでは、基準周波数を高くすると位相雑音特
性が良好となり、周波数切り替え速度が高速となる。し
かしながら基準周波数とステップ周波数との比２n はア
キュムレータのビット数で決定される固定値であり、ｎ
が小さいと位相雑音特性や周波数切り替え速度は充分に
最適化されない。またｎを大きくしてＫを２以上のステ
ップで変更する場合、
【数５】
が所望のステップ周波数より小さくなり、不要な近傍ス
プリアスが増大することとなる。従ってこの構成では、
用途毎にハードウェアの変更が必要となる。
プリアスが増大することとなる。従ってこの構成では、
用途毎にハードウェアの変更が必要となる。
【０００７】また、２つの分周比を周期的に切り替える
従来の他の分周器を図８に示す。この分周器はパルス・
スワロー・カウンタとして知られる分周器である。この
分周器は第一のプログラマブル・カウンタ２１、第２の
プログラマブル・カウンタ２２、分周比を整数値ＰとＰ
＋１に切り替えるデュアル・モジュラス・プリスケーラ
２３および分周比制御回路２４とで構成される。今、第
一のプログラマブル・カウンタ２１のカウント値をＭ、
第二のプログラマブル・カウンタ２２のカウント値をＡ
とし、Ａ≦Ｍとする。デュアル・モジュラス・プリスケ
ーラ２３は初めは入力信号を（Ｐ＋１）で分周する。デ
ュアル・モジュラス・プリスケーラ２３の出力は第一の
プログラマブル・カウンタ２１と第二のプログラマブル
・カウンタ２２の両方に入力され、Ａ個の入力で第二の
プログラマブル・カウンタ２２は０となる。この時、分
周比制御回路２４の出力信号によりデュアル・モジュラ
ス・プリスケーラ２３の分周比をＰに切り替える。さら
に第一のプログラマブル・カウンタ２１が０になるまで
（Ｍ−Ａ）回カウントし、０になると分周比制御回路２
４の出力信号によりデュアル・モジュラス・プリスケー
ラ２３の分周比をＰ＋１に戻すと共に、第一のプログラ
マブル・カウンタ２１と第二のプログラマブル・カウン
タ２２もプリセット信号により初期値に設定される。通
常パルス・スワロー・カウンタの出力は第一のプログラ
マブル・カウンタ２１から取り出すことで、ＰＭ＋Ａな
る整数の分周比を持つ分周出力を得る。これを２つの分
周比を周期的に切り替えているデュアル・モジュラス・
プリスケーラ２３から取り出すことで、分数Ｎ分周器の
出力とすることができる。すなわち、デュアル・モジュ
ラス・プリスケーラ２３の分周比は、Ｍ回の入力信号の
内Ａ回がＰ＋１、（Ｍ−Ａ）回がＰであり、Ｍサイクル
に渡って平均した分周比ＰAVE は、
従来の他の分周器を図８に示す。この分周器はパルス・
スワロー・カウンタとして知られる分周器である。この
分周器は第一のプログラマブル・カウンタ２１、第２の
プログラマブル・カウンタ２２、分周比を整数値ＰとＰ
＋１に切り替えるデュアル・モジュラス・プリスケーラ
２３および分周比制御回路２４とで構成される。今、第
一のプログラマブル・カウンタ２１のカウント値をＭ、
第二のプログラマブル・カウンタ２２のカウント値をＡ
とし、Ａ≦Ｍとする。デュアル・モジュラス・プリスケ
ーラ２３は初めは入力信号を（Ｐ＋１）で分周する。デ
ュアル・モジュラス・プリスケーラ２３の出力は第一の
プログラマブル・カウンタ２１と第二のプログラマブル
・カウンタ２２の両方に入力され、Ａ個の入力で第二の
プログラマブル・カウンタ２２は０となる。この時、分
周比制御回路２４の出力信号によりデュアル・モジュラ
ス・プリスケーラ２３の分周比をＰに切り替える。さら
に第一のプログラマブル・カウンタ２１が０になるまで
（Ｍ−Ａ）回カウントし、０になると分周比制御回路２
４の出力信号によりデュアル・モジュラス・プリスケー
ラ２３の分周比をＰ＋１に戻すと共に、第一のプログラ
マブル・カウンタ２１と第二のプログラマブル・カウン
タ２２もプリセット信号により初期値に設定される。通
常パルス・スワロー・カウンタの出力は第一のプログラ
マブル・カウンタ２１から取り出すことで、ＰＭ＋Ａな
る整数の分周比を持つ分周出力を得る。これを２つの分
周比を周期的に切り替えているデュアル・モジュラス・
プリスケーラ２３から取り出すことで、分数Ｎ分周器の
出力とすることができる。すなわち、デュアル・モジュ
ラス・プリスケーラ２３の分周比は、Ｍ回の入力信号の
内Ａ回がＰ＋１、（Ｍ−Ａ）回がＰであり、Ｍサイクル
に渡って平均した分周比ＰAVE は、
【０００８】
【数６】
【０００９】となって整数部Ｐと分数部
【数７】
との和で表される。この分周器を用いて図９のようにシ
ンセサイザを構成し、位相同期した際のＶＣＯ１８の発
振周波数ｆVCO は、
ンセサイザを構成し、位相同期した際のＶＣＯ１８の発
振周波数ｆVCO は、
【００１０】
【数８】
【００１１】となり、第二のプログラマブル・カウンタ
２２のカウント値Ａを１ずつ変更することによってｆ
VCO は基準周波数ｆREF の
２２のカウント値Ａを１ずつ変更することによってｆ
VCO は基準周波数ｆREF の
【数９】
のステップ周波数で変化する。しかしながら、デュアル
・モジュラス・プリスケーラの分周比は４と５、６４と
６５のようにＰが固定値であり、従ってｆVCO の可変範
囲はＰ・ｆREF 〜（Ｐ＋１）・ｆREF まで、すなわちｆ
REF の周波数範囲に限定される。
・モジュラス・プリスケーラの分周比は４と５、６４と
６５のようにＰが固定値であり、従ってｆVCO の可変範
囲はＰ・ｆREF 〜（Ｐ＋１）・ｆREF まで、すなわちｆ
REF の周波数範囲に限定される。
【００１２】
【発明が解決しようとする課題】本発明は、分数Ｎ分周
器の分周比の分数部の分母・分子および分周比の整数部
のすべてを可変とする分数Ｎ分周器およびこれを用いた
分数Ｎ周波数シンセサイザを提供することを目的とす
る。
器の分周比の分数部の分母・分子および分周比の整数部
のすべてを可変とする分数Ｎ分周器およびこれを用いた
分数Ｎ周波数シンセサイザを提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明によれば上記目的
は以下の手段により達成される。すなわち、分周比設定
データに従って分周比を可変できる可変分周器と、２種
のデータが入力され、それらの内の一方を選択信号の論
理レベルで決定して可変分周器の分周比設定データとし
て出力するマルチプレクサつまりセレクタと、可変分周
器の出力が入力される２つのプログラマブル・カウンタ
と、２つのプログラマブル・カウンタの出力が入力され
る選択信号発生回路を設ける。選択信号発生回路は分周
比の分数部の分母が設定されるプログラマブル・カウン
タのカウント状態が０でなく、かつ分子が設定されるプ
ログラマブル・カウンタのカウント状態が０である時
と、これ以外の時とで論理レベルを変更して出力して、
マルチプレクサの選択信号とする。
は以下の手段により達成される。すなわち、分周比設定
データに従って分周比を可変できる可変分周器と、２種
のデータが入力され、それらの内の一方を選択信号の論
理レベルで決定して可変分周器の分周比設定データとし
て出力するマルチプレクサつまりセレクタと、可変分周
器の出力が入力される２つのプログラマブル・カウンタ
と、２つのプログラマブル・カウンタの出力が入力され
る選択信号発生回路を設ける。選択信号発生回路は分周
比の分数部の分母が設定されるプログラマブル・カウン
タのカウント状態が０でなく、かつ分子が設定されるプ
ログラマブル・カウンタのカウント状態が０である時
と、これ以外の時とで論理レベルを変更して出力して、
マルチプレクサの選択信号とする。
【００１４】
【作用】分周器の分周比はＮ又はＮ＋１であり、いずれ
の分周比をとるかは２つのプログラマブル・カウンタの
状態に従って選択され、分周比の分数部は２つのプログ
ラマブル・カウンタの設定値（Ｍ，Ａ）により定まる。
従って、分周比の整数部、及び分数部の分母と分子の全
てが可変の分数Ｎ分周器が得られる。
の分周比をとるかは２つのプログラマブル・カウンタの
状態に従って選択され、分周比の分数部は２つのプログ
ラマブル・カウンタの設定値（Ｍ，Ａ）により定まる。
従って、分周比の整数部、及び分数部の分母と分子の全
てが可変の分数Ｎ分周器が得られる。
【００１５】
【実施例】本発明の分数Ｎ分周器の一実施例を示す図を
図１に示す。この図において１は分周比設定データに従
って分周比を可変とする可変分周器であり単体のプログ
ラマブル・カウンタであってもパルス・スワロー・カウ
ンタのように複数のカウンタを組み合わせた構成であっ
ても良い。２は選択信号のハイ・ローレベルにより２つ
の入力データを切り替えて出力するマルチプレクサ、３
は第一のプログラマブル・カウンタ、４は第二のプログ
ラマブル・カウンタ、５は選択信号発生回路、６は分数
値設定部である。選択信号発生回路５の出力は、分周比
の分数部の分母が設定されるプログラマブル・カウンタ
のカウント状態が０でなく、かつ分子が設定されるプロ
グラマブル・カウンタのカウント状態が０である時と、
これ以外の時とで論理レベルを切り替えて、マルチプレ
クサ２の選択信号として入力する。
図１に示す。この図において１は分周比設定データに従
って分周比を可変とする可変分周器であり単体のプログ
ラマブル・カウンタであってもパルス・スワロー・カウ
ンタのように複数のカウンタを組み合わせた構成であっ
ても良い。２は選択信号のハイ・ローレベルにより２つ
の入力データを切り替えて出力するマルチプレクサ、３
は第一のプログラマブル・カウンタ、４は第二のプログ
ラマブル・カウンタ、５は選択信号発生回路、６は分数
値設定部である。選択信号発生回路５の出力は、分周比
の分数部の分母が設定されるプログラマブル・カウンタ
のカウント状態が０でなく、かつ分子が設定されるプロ
グラマブル・カウンタのカウント状態が０である時と、
これ以外の時とで論理レベルを切り替えて、マルチプレ
クサ２の選択信号として入力する。
【００１６】分数値設定部６をより詳細に示した一実施
例を図２に示す。この図において３１は可変分周器、３
２はマルチプレクサ、３３は第一のプログラマブル・カ
ウンタ、３４はイネーブル端子Ｅを持つ第二のプログラ
マブル・カウンタ、３５は第一のプログラマブル・カウ
ンタ３３のＱ出力が入力されるＮＯＲゲート、３６は第
二のプログラマブル・カウンタ３４のＱ出力が入力され
る第一のＯＲゲート、３７はＮＯＲゲート３５および第
一のＯＲゲート３６の出力が入力される第二のＯＲゲー
トである。本実施例では第一のプログラマブル・カウン
タ３３および第二のプログラマブル・カウンタ３４を４
ビットとしているが、これに限るものではない。
例を図２に示す。この図において３１は可変分周器、３
２はマルチプレクサ、３３は第一のプログラマブル・カ
ウンタ、３４はイネーブル端子Ｅを持つ第二のプログラ
マブル・カウンタ、３５は第一のプログラマブル・カウ
ンタ３３のＱ出力が入力されるＮＯＲゲート、３６は第
二のプログラマブル・カウンタ３４のＱ出力が入力され
る第一のＯＲゲート、３７はＮＯＲゲート３５および第
一のＯＲゲート３６の出力が入力される第二のＯＲゲー
トである。本実施例では第一のプログラマブル・カウン
タ３３および第二のプログラマブル・カウンタ３４を４
ビットとしているが、これに限るものではない。
【００１７】図３は第一および第二のプログラマブル・
カウンタのＱ出力の動作を示す図であり、カウンタのカ
ウント状態をＱ４を最上位桁（ＭＳＢ）とする２進数で
出力する。今、プログラマブル・カウンタをダウン・カ
ウンタとし、整数値Ｘを設定すると、クロック入力端子
ＣＫにクロックが入力される毎にカウント状態はＸ−１
から１ずつ減算していき、０になると次のクロック入力
でＸ−１に戻る。また第二のプログラマブル・カウンタ
のイネーブル端子Ｅはストローブ端子とも言い、入力さ
れる論理レベルがハイならばカウンタはカウント動作を
し、ローの間はカウント動作をしないという切り替えを
する。
カウンタのＱ出力の動作を示す図であり、カウンタのカ
ウント状態をＱ４を最上位桁（ＭＳＢ）とする２進数で
出力する。今、プログラマブル・カウンタをダウン・カ
ウンタとし、整数値Ｘを設定すると、クロック入力端子
ＣＫにクロックが入力される毎にカウント状態はＸ−１
から１ずつ減算していき、０になると次のクロック入力
でＸ−１に戻る。また第二のプログラマブル・カウンタ
のイネーブル端子Ｅはストローブ端子とも言い、入力さ
れる論理レベルがハイならばカウンタはカウント動作を
し、ローの間はカウント動作をしないという切り替えを
する。
【００１８】図４は図２に示した本発明の分数Ｎ分周器
の一実施例の動作を示す図である。例として第一のプロ
グラマブル・カウンタ３３の設定値Ｍを５、第二のプロ
グラマブル・カウンタ３４の設定値Ａを３とすると、第
一のプログラマブル・カウンタ３３のカウント状態は可
変分周器３１の出力信号がクロック入力端子ＣＫに入力
される毎にＭ−１（＝４）から１ずつ減算していき、タ
イミングで０となる。ここで第一のプログラマブル・
カウンタ３３のＱ出力が入力されているＮＯＲゲート３
５の出力がローからハイに変化する。一方の第二のプロ
グラマブル・カウンタ３４のカウント状態はタイミング
で０となり、第二のプログラマブル・カウンタ３４の
Ｑ出力が入力されている第一のＯＲゲート３６の出力が
ハイからローに変化し、また第二のＯＲゲート３７がハ
イからローになる。この第二のＯＲゲート３７の出力は
分岐してその一方が第二のプログラマブル・カウンタ３
４のイネーブル端子Ｅに入力されているため、タイミン
グで第二のプログラマブル・カウンタ３４はカウント
動作を停止する。そして次にＮＯＲ３５の出力がハイと
なるタイミングで第二のＯＲゲート３７の出力が再び
ハイとなり、第二のプログラマブル・カウンタ３４はそ
の次のクロック入力からＡ−１（＝２）に戻ってカウン
ト動作を再開する。
の一実施例の動作を示す図である。例として第一のプロ
グラマブル・カウンタ３３の設定値Ｍを５、第二のプロ
グラマブル・カウンタ３４の設定値Ａを３とすると、第
一のプログラマブル・カウンタ３３のカウント状態は可
変分周器３１の出力信号がクロック入力端子ＣＫに入力
される毎にＭ−１（＝４）から１ずつ減算していき、タ
イミングで０となる。ここで第一のプログラマブル・
カウンタ３３のＱ出力が入力されているＮＯＲゲート３
５の出力がローからハイに変化する。一方の第二のプロ
グラマブル・カウンタ３４のカウント状態はタイミング
で０となり、第二のプログラマブル・カウンタ３４の
Ｑ出力が入力されている第一のＯＲゲート３６の出力が
ハイからローに変化し、また第二のＯＲゲート３７がハ
イからローになる。この第二のＯＲゲート３７の出力は
分岐してその一方が第二のプログラマブル・カウンタ３
４のイネーブル端子Ｅに入力されているため、タイミン
グで第二のプログラマブル・カウンタ３４はカウント
動作を停止する。そして次にＮＯＲ３５の出力がハイと
なるタイミングで第二のＯＲゲート３７の出力が再び
ハイとなり、第二のプログラマブル・カウンタ３４はそ
の次のクロック入力からＡ−１（＝２）に戻ってカウン
ト動作を再開する。
【００１９】従って第二のＯＲゲート３７の出力は、可
変分周器３１のＭ回の出力の内、Ａ回がハイ、（Ｍ−
Ａ）回がローとなる。この第二のＯＲゲート３７の出力
を分岐した他方の出力がマルチプレクサ３２の選択信号
として入力されている。ここでマルチプレクサ３２は選
択信号がハイの時に分周比設定データ（Ｎ＋１）、ロー
の時に分周比設定データＮを選択するとすると、Ｍサイ
クルに渡って可変分周器３１の分周比を平均した分周比
ＮAVE は、
変分周器３１のＭ回の出力の内、Ａ回がハイ、（Ｍ−
Ａ）回がローとなる。この第二のＯＲゲート３７の出力
を分岐した他方の出力がマルチプレクサ３２の選択信号
として入力されている。ここでマルチプレクサ３２は選
択信号がハイの時に分周比設定データ（Ｎ＋１）、ロー
の時に分周比設定データＮを選択するとすると、Ｍサイ
クルに渡って可変分周器３１の分周比を平均した分周比
ＮAVE は、
【００２０】
【数１０】
【００２１】となって整数部Ｎと分数部
【数１１】
との和で表され、分数Ｎ分周器として動作する。ただし
Ａ≦Ｍである。ここで平均分周比ＮAVE の分数部の分母
Ｍおよび分子Ａは共にプログラマブル・カウンタの設定
値であるので可変できる。また整数部Ｎはマルチプレク
サに入力される設定データであって可変できる。また分
周比ＮとＮ＋１との分周比の制御は簡単な回路構成でマ
ルチプレクサの入力データを切り替える構成であるの
で、高速動作が可能である。
Ａ≦Ｍである。ここで平均分周比ＮAVE の分数部の分母
Ｍおよび分子Ａは共にプログラマブル・カウンタの設定
値であるので可変できる。また整数部Ｎはマルチプレク
サに入力される設定データであって可変できる。また分
周比ＮとＮ＋１との分周比の制御は簡単な回路構成でマ
ルチプレクサの入力データを切り替える構成であるの
で、高速動作が可能である。
【００２２】図５は本発明の分数Ｎ分周器を用いた分数
Ｎ周波数シンセサイザの一実施例を示す図である。位相
同期した際のＶＣＯ１８の発振周波数ｆVCO は、
Ｎ周波数シンセサイザの一実施例を示す図である。位相
同期した際のＶＣＯ１８の発振周波数ｆVCO は、
【００２３】
【数１２】
【００２４】となり、第二のプログラマブル・カウンタ
３４のカウント値Ａを１ずつ変更することによってｆ
VCO は基準周波数ｆREF の
３４のカウント値Ａを１ずつ変更することによってｆ
VCO は基準周波数ｆREF の
【数１３】
のステップ周波数で変化する。Ｍは可変であるので、基
準周波数はステップ周波数とは独立に決めることがで
き、充分に位相雑音や周波数切り替え特性を最適化した
値に選ぶことができる。またステップ周波数の異なる用
途に対しても基準信号源を共用化でき、システムを経済
的に構成できると言う利点もある。またＮも可変できる
ため、ｆvco はＶＣＯの発振可能な全周波数範囲を取る
ことができて制限は無い。
準周波数はステップ周波数とは独立に決めることがで
き、充分に位相雑音や周波数切り替え特性を最適化した
値に選ぶことができる。またステップ周波数の異なる用
途に対しても基準信号源を共用化でき、システムを経済
的に構成できると言う利点もある。またＮも可変できる
ため、ｆvco はＶＣＯの発振可能な全周波数範囲を取る
ことができて制限は無い。
【００２５】図１０は分数値設定部６の異なる本発明の
分数Ｎ周波数シンセサイザの第二の実施例である。第一
のプログラマブル・カウンタ３３のＱ出力はＯＲゲート
４５に入力され、第二のプログラマブル・カウンタ３４
のＱ出力はＮＯＲゲート４６に入力されて、ＯＲゲート
４５およびＮＯＲゲート４６の出力はＡＮＤ／ＮＡＮＤ
ゲート４７に入力される。ＡＮＤ／ＮＡＮＤゲート４７
のＮＡＮＤ出力は図５の第二のＯＲゲート３７と論理的
には等価な動作となり、第二のプログラマブル・カウン
タ３４のイネーブル信号として働く。またＡＮＤ／ＮＡ
ＮＤゲート４７のＡＮＤ出力はマルチプレクサ３２の選
択信号であり、ハイの時に分周データＮ、ローの時に分
周データ（Ｎ＋１）を選択するとすると図５と同じ周波
数で位相同期する。
分数Ｎ周波数シンセサイザの第二の実施例である。第一
のプログラマブル・カウンタ３３のＱ出力はＯＲゲート
４５に入力され、第二のプログラマブル・カウンタ３４
のＱ出力はＮＯＲゲート４６に入力されて、ＯＲゲート
４５およびＮＯＲゲート４６の出力はＡＮＤ／ＮＡＮＤ
ゲート４７に入力される。ＡＮＤ／ＮＡＮＤゲート４７
のＮＡＮＤ出力は図５の第二のＯＲゲート３７と論理的
には等価な動作となり、第二のプログラマブル・カウン
タ３４のイネーブル信号として働く。またＡＮＤ／ＮＡ
ＮＤゲート４７のＡＮＤ出力はマルチプレクサ３２の選
択信号であり、ハイの時に分周データＮ、ローの時に分
周データ（Ｎ＋１）を選択するとすると図５と同じ周波
数で位相同期する。
【００２６】図１１は分数値設定部６の異なる本発明の
分数Ｎ周波数シンセサイザの第三の実施例である。第二
のプログラマブル・カウンタ５４はリセット端子Ｒを備
えている。リセット端子はイネーブル端子とは反対に、
入力される論理レベルがハイならばカウント動作をせ
ず、ローの間にカウント動作をするという切り替えをす
る。従ってＡＮＤゲート５７の出力が第二のプログラマ
ブル・カウンタ５４のリセット端子Ｒに入力されること
で図１０の分数値設定部と論理的には等価な動作とな
り、ＡＮＤゲート５７の出力がハイの時に分周データ
Ｎ、ローの時に分周データ（Ｎ＋１）を選択するとする
と図１０と同じ周波数で位相同期する。
分数Ｎ周波数シンセサイザの第三の実施例である。第二
のプログラマブル・カウンタ５４はリセット端子Ｒを備
えている。リセット端子はイネーブル端子とは反対に、
入力される論理レベルがハイならばカウント動作をせ
ず、ローの間にカウント動作をするという切り替えをす
る。従ってＡＮＤゲート５７の出力が第二のプログラマ
ブル・カウンタ５４のリセット端子Ｒに入力されること
で図１０の分数値設定部と論理的には等価な動作とな
り、ＡＮＤゲート５７の出力がハイの時に分周データ
Ｎ、ローの時に分周データ（Ｎ＋１）を選択するとする
と図１０と同じ周波数で位相同期する。
【００２７】分数値設定部はこれらに限るものではな
く、分周比の分数部の分母が設定されるプログラマブル
・カウンタのカウント状態が０でなく、かつ分子が設定
されるプログラマブル・カウンタのカウント状態が０で
ある時と、これ以外の時とで論理レベルを変更して出力
する論理回路であれば良い。また第一のプログラマブル
・カウンタおよび第二のプログラマブル・カウンタはダ
ウン・カウンタではなく、整数値Ｘを設定すると、クロ
ック入力端子ＣＫにクロックが入力される毎にカウント
状態が０から１ずつ加算していき、Ｘ−１になると次の
クロック入力で０に戻るアップ・カウンタであっても良
い。
く、分周比の分数部の分母が設定されるプログラマブル
・カウンタのカウント状態が０でなく、かつ分子が設定
されるプログラマブル・カウンタのカウント状態が０で
ある時と、これ以外の時とで論理レベルを変更して出力
する論理回路であれば良い。また第一のプログラマブル
・カウンタおよび第二のプログラマブル・カウンタはダ
ウン・カウンタではなく、整数値Ｘを設定すると、クロ
ック入力端子ＣＫにクロックが入力される毎にカウント
状態が０から１ずつ加算していき、Ｘ−１になると次の
クロック入力で０に戻るアップ・カウンタであっても良
い。
【００２８】
【発明の効果】以上のように本発明によれば、分数Ｎ分
周器の分周比の分数部の分母・分子および分周比の整数
部のすべてを可変できるため、分数Ｎ周波数シンセサイ
ザを構成した際に充分に位相雑音や周波数切り替え特性
を最適化できる。またステップ周波数の異なる用途に対
しても基準信号源を共用化できる。
周器の分周比の分数部の分母・分子および分周比の整数
部のすべてを可変できるため、分数Ｎ周波数シンセサイ
ザを構成した際に充分に位相雑音や周波数切り替え特性
を最適化できる。またステップ周波数の異なる用途に対
しても基準信号源を共用化できる。
【図１】本発明の分数Ｎ分周器の一実施例を示す図であ
る。
る。
【図２】分数値設定部をより詳細に示した一実施例を示
す図である。
す図である。
【図３】プログラマブル・カウンタのＱ出力の動作を示
す図である。
す図である。
【図４】図２に示した本発明の分数Ｎ分周器の一実施例
の動作を示す図である。
の動作を示す図である。
【図５】本発明の分数Ｎ分周器を用いた分数Ｎ周波数シ
ンセサイザの一実施例を示す図である。
ンセサイザの一実施例を示す図である。
【図６】従来の分数Ｎ分周器を示す図である。
【図７】従来の分数Ｎ周波数シンセサイザを示す図であ
る。
る。
【図８】従来のパルス・スワロー・カウンタを示す図で
ある。
ある。
【図９】従来のパルス・スワロー・カウンタを用いた分
数Ｎ周波数シンセサイザを示す図である。
数Ｎ周波数シンセサイザを示す図である。
【図１０】分数値設定部の異なる本発明の分数Ｎ周波数
シンセサイザの第二の実施例を示す図である。
シンセサイザの第二の実施例を示す図である。
【図１１】分数値設定部の異なる本発明の分数Ｎ周波数
シンセサイザの第三の実施例を示す図である。
シンセサイザの第三の実施例を示す図である。
１ 可変分周器
２ マルチプレクサ
３ プログラマブル・カウンタ
４ プログラマブル・カウンタ
５ 選択信号発生回路
６ 分数値設定部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 加本 務
東京都武蔵野市吉祥寺本町１丁目14番５
号 エヌティティエレクトロニクステク
ノロジー株式会社内
(56)参考文献 特開 昭57−152732（ＪＰ，Ａ)
特開 昭55−66143（ＪＰ，Ａ)
特開 昭62−73816（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 23/64
H03L 7/00
Claims (2)
- 【請求項１】 入力信号を分周比設定データに従い分周
して出力する可変分周器と、 任意の整数ＮとＮ＋１の２種のデータが入力され、選択
信号入力端子に入力される信号の論理レベルによってこ
の２種のデータのどちらか一方のデータを前記可変分周
器の分周比設定データ入力端子に送出するマルチプレク
サと、 前記可変分周器の出力信号が分岐されてその一方の信号
が入力される第一のプログラマブル・カウンタと、 前記可変分周器の出力信号の分岐した他方の信号が入力
される第二のプログラマブル・カウンタと、 前記第一のプログラマブル・カウンタのカウント状態が
０でなく、かつ前記第二のプログラマブル・カウンタの
カウント状態が０であるか否かに従って分周比設定デー
タＮ及びＮ＋１の一方を前記マルチプレクサが選択する
ように論理レベルを変更して前記選択信号入力端子に出
力する選択信号発生回路とを備え、 前記可変分周器から、入力信号を、整数部と前記２つの
プログラマブル・カウンタの設定値の比で定まる分数部
との和に分周した分周出力を取り出すことを特徴とす
る、分数Ｎ分周器。 - 【請求項２】 分数Ｎ分周器と、 一方入力端子に基準周波数が入力される位相比較器と、 この位相比較器から高域成分を除去するローパスフィル
タと、 このローパスフィルタを介した前記位相比較器の出力信
号を制御信号として発振周波数が設定される電圧制御発
振器とを備え、 前記分数Ｎ分周器は、入力信号を分周比設定データに従
い分周して出力する可変分周器と、 任意の整数ＮとＮ＋１の２種のデータが入力され、選択
信号入力端子に入力される信号の論理レベルによってこ
の２種のデータのどちらか一方のデータを前記可変分周
器の分周比設定データ入力端子に送出するマルチプレク
サと、 前記可変分周器の出力信号が分岐されてその一方の信号
が入力される第一のプログラマブル・カウンタと、 前記可変分周器の出力信号の分岐した他方の信号が入力
される第二のプログマブル・カウンタと、 前記第一のプログラマブル・カウンタのカウント状態が
０でなく、かつ前記第二のプログラマブル・カウンタの
カウント状態が０であるか否かに従って分周比設定デー
タＮ及びＮ＋１の一方を前記マルチプレクサが選択する
ように論理レベルを変更して前記選択信号入力端子に出
力する選択信号発生回路とを備え、 前記可変分周器から、入力信号を、整数部と前記２つの
プログラマブル・カウンタの設定値の比で定まる分数部
との和に分周した分周出力を取り出し、 前記分数Ｎ分周器を構成する可変分周器に前記電圧制御
発振器の出力を入力し、 前記分数Ｎ分周器を構成する可変分周器の分周出力を前
記位相比較器の他方の入力端子に帰還接続することを特
徴とする分数Ｎ周波数シンセサイザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07046695A JP3388527B2 (ja) | 1995-03-06 | 1995-03-06 | 分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザ |
| US08/608,559 US5714896A (en) | 1995-03-06 | 1996-02-28 | Fractional-N frequency divider system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07046695A JP3388527B2 (ja) | 1995-03-06 | 1995-03-06 | 分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242165A JPH08242165A (ja) | 1996-09-17 |
| JP3388527B2 true JP3388527B2 (ja) | 2003-03-24 |
Family
ID=13432336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07046695A Expired - Fee Related JP3388527B2 (ja) | 1995-03-06 | 1995-03-06 | 分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5714896A (ja) |
| JP (1) | JP3388527B2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100236088B1 (ko) * | 1997-02-03 | 1999-12-15 | 김영환 | 클럭 분배기 |
| US5859890A (en) * | 1997-02-26 | 1999-01-12 | Motorola, Inc. | Dual modulus prescaler |
| US5960053A (en) * | 1997-05-19 | 1999-09-28 | Lexmark International Inc | Method and apparatus for generating a clock signal having a frequency equal to an oscillator frequency divided by a fraction |
| US6081143A (en) * | 1997-09-26 | 2000-06-27 | Sun Microsystems, Inc. | Frequency comparison and generation in an integrated processor |
| DE19835640A1 (de) | 1998-08-06 | 2000-02-10 | Siemens Ag | Rationaler Frequenzteiler |
| JP3251244B2 (ja) | 1998-11-18 | 2002-01-28 | エヌイーシーマイクロシステム株式会社 | ディジタルフィルタ |
| KR20000044472A (ko) * | 1998-12-30 | 2000-07-15 | 박태진 | 소수 분주기 회로 |
| FR2796792B1 (fr) * | 1999-07-22 | 2001-10-12 | Cit Alcatel | Dispositif d'emission radioelectrique |
| US6366174B1 (en) | 2000-02-21 | 2002-04-02 | Lexmark International, Inc. | Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking |
| US6459309B2 (en) * | 2000-03-10 | 2002-10-01 | Koninklijke Philips Electronics N.V. | Frequency converter enabling a non-integer division ratio to be programmed by means of a unique control word |
| FI108380B (fi) * | 2000-03-10 | 2002-01-15 | Nokia Corp | Monimurtojakajainen esijakaja |
| US6404289B1 (en) * | 2000-12-22 | 2002-06-11 | Atheros Communications, Inc. | Synthesizer with lock detector, lock algorithm, extended range VCO, and a simplified dual modulus divider |
| US6710670B2 (en) * | 2001-01-26 | 2004-03-23 | True Circuits, Inc. | Self-biasing phase-locking loop system |
| KR100725935B1 (ko) * | 2001-03-23 | 2007-06-11 | 삼성전자주식회사 | 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로 |
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| US6967507B2 (en) * | 2004-01-15 | 2005-11-22 | Agilent Technologies, Inc. | Dual edge count programmable frequency divider |
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| US20070041487A1 (en) * | 2005-08-16 | 2007-02-22 | Karapet Khanoyan | Method and system for a digital frequency divider |
| GB0705544D0 (en) * | 2007-03-22 | 2007-05-02 | Nokia Corp | Radio receiver or transmitter and method for reducing an IQ gain imbalance |
| JP4315462B1 (ja) | 2008-04-23 | 2009-08-19 | シリコンライブラリ株式会社 | オーディオ参照クロックを生成可能な受信装置 |
| US7899147B2 (en) * | 2008-06-02 | 2011-03-01 | Mediatek Singapore Pte. Ltd. | Counter/divider, and phase locked loop including such counter/divider |
| US7956696B2 (en) * | 2008-09-19 | 2011-06-07 | Altera Corporation | Techniques for generating fractional clock signals |
| JP5407087B1 (ja) * | 2013-07-12 | 2014-02-05 | 邦彦 公山 | 分数分周回路 |
| US10700668B2 (en) | 2018-06-15 | 2020-06-30 | Analog Devices Global Unlimited Company | Method and apparatus for pulse generation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1290407C (en) * | 1986-12-23 | 1991-10-08 | Shigeki Saito | Frequency synthesizer |
| US4918403A (en) * | 1988-06-03 | 1990-04-17 | Motorola, Inc. | Frequency synthesizer with spur compensation |
| US5224132A (en) * | 1992-01-17 | 1993-06-29 | Sciteq Electronics, Inc. | Programmable fractional-n frequency synthesizer |
-
1995
- 1995-03-06 JP JP07046695A patent/JP3388527B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-28 US US08/608,559 patent/US5714896A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5714896A (en) | 1998-02-03 |
| JPH08242165A (ja) | 1996-09-17 |
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