DE60211460T2

DE60211460T2 - Volldigitale Taktrückgewinnung mit Teiler mit gebrochenem Teilungsverhältnis

Info

Publication number: DE60211460T2
Application number: DE60211460T
Authority: DE
Inventors: Flat No. 7 Kalyana Chakravarthy
Original assignee: STMicroelectronics Pvt Ltd
Current assignee: STMicroelectronics Pvt Ltd
Priority date: 2001-10-30
Filing date: 2002-10-11
Publication date: 2006-12-21
Anticipated expiration: 2022-10-12
Also published as: EP1324619A3; US7801261B2; US20100246736A1; US20030086518A1; DE60211460D1; EP1324619A2; EP1324619B1

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf ein Verfahren und eine verbesserte Vorrichtung zur Taktrückgewinnung aus Datenströmen, welche eingebettete Referenztaktwerte enthalten, die rein digitale Verfahren verwenden und ohne größere Veränderungen in die meisten bestehenden Anwendungen, wie zum Beispiel MPEG-basierte Systeme, wie zum Beispiel Settopboxen oder DVD-Systeme, integriert werden können.
Hintergrund der Erfindung
Viele Anwendungen, bei denen Datenströme beteiligt sind, wie zum Beispiel Videoströme, enthalten eingebettete Referenztaktinformation, um beim Empfänger eine Taktsynchronisierung zu ermöglichen. Ein wichtiges Beispiel derartiger Datenströme sind MPEG-Datenströme (Motion Picture Expert Group), die ein effizientes Format zum Senden, Empfangen und Speichern von Videosignalen im digitalen Format vorsehen. Das MPEG-Datenstromformat enthält Zeitabstimmungsreferenzfefder, die als Programmtaktreferenz (Program Clock Reference/PCR) oder grundlegende Stromtaktreferenz (Elementary Stream Clock Reference/ESCR) bezeichnet werden, die während des Codierungsvorgangs eingebettet werden und zum Vorsehen einer Taktsynchronisierungsquelle dienen. Das PCR/ESCR-Feld wird während des Empfangs- oder Abspielvorgangs extrahiert und zum Synchronisieren des Empfangstakts mit der Datenstromrate verwendet, wodurch eine Taktrückgewinnung durchgeführt wird. Die Synchronisierungs- oder Taktrückgewinnungsfunktion wird durch eine digitale Phasenregelschleife (Digital Phase Locked Loop/DPLL) implementiert.
1 zeigt eine typische DPLL, die in einer MPEG-Empfängeranwendung verwendet wird. Die MPEG-Codierung wird unter der Verwendung eines 27 MHz-Taktes durchgeführt. Zur Ermöglichung des Taktrückgewinnungsvorgangs am Decoder werden die MPEG-Ströme periodisch (typischerweise alle 0,1 Sekunden) mit einem Zeitreferenzfeld, das als Programmtaktreferenz (Program Clock Reference/PCR) bezeichnet wird, eingebettet. Die PCR wird wie folgt generiert.
Der 27-MHz-Systemtakt wird an einen Zähler übergeben. Ein Schnappschuss des Zählers wird periodisch aufgenommen (mit der Rate, mit der die PCR gesendet werden muss). Die auf diese Weise erhaltenen Werte des Zählers werden in das PCR-Feld des MPEG-Stroms gepackt.
Auf der Decodierungsseite wird der Takt unter der Verwendung der Werte im PCR-Feld rückgewonnen.
Die PCR im MPEG-Strom wird extrahiert und im PCR-Empfangsregister (1.1) gespeichert. Das lokale PCR-Register (1.2) speichert die Werte der vom VCXO (1.6) erzeugten Werte der PCR. Durch Laden des Inhalts des Zählers (1.4) in das lokale PCR-Register, wenn der MPEG-Strom mit dem PCR-Feld den Inhalt des PCR-Empfangsregisters (1.1) aktualisiert. Der Komparator (1.3) gibt je nach der Differenz zwischen der empfangenen PCR (1.1) und der lokalen PCR (1.2) ein Fehlersignal aus. Das Fehlersignal wird zum Ansteuern einer gesteuerten Taktquelle (1.7) verwendet. Innerhalb der gesteuerten Taktquelle (1.7) wird das Fehlersignal von einem D/A-Wandler (1.5) in eine analoge Spannung umgewandelt. Die analoge Ausgangsspannung aus dem D/A-Wandler (1.5) spannt den VCXO (1.6) vor, um die erforderliche Frequenz zu erzeugen. Die tatsächliche Implementierung kann so aussehen, dass einige Blöcke in Software implementiert sind. Zum Beispiel kann die Vergleichsfunktion leicht als Software implementiert werden. Der D/A-Block kann aus einem Block PWM-Generator, der durch die Software programmiert ist, sowie einem Tiefpassfilter bestehen.
Das US-Patent Nr. 5,473,385 beschreibt eine DPLL-Vorrichtung, bei der ein Subtraktor die Differenz zwischen empfangenen und lokal erzeugten PCR-Werten ausgibt. Das Ausgangssignal des Subtraktors, das der Fehlerwert ist, wird an ein digitales Filter geleitet, das an den Eingang eines Akkumulators angeschlossen ist. Die akkumulierten Fehlerwerte werden von einem Fehlersignalgenerator verarbeitet, der nach einer Torsteuerung mit einem ausgewählten Videosynchronisationssignal ein Frequenzeinstellsignal zum Beschleunigen oder Verzögern der lokalen Oszillatorfrequenz erzeugt, so dass die Taktfrequenzkorrektur nur während des vertikalen Synchronisations- oder Austast-Intervalls durchgeführt wird und die Auswirkungen der Synchronisation nicht sichtbar sind. Dieses Verfahren erlaubt keine leichte Modifikation der Charakteristiken der PLL, da es keine programmierbaren Merkmale gibt. Außerdem besteht beim Fallenlassen von Takten während der vertikalen Synchronisation eine beträchtliche Gefahr beim Erhalten eines jitterfreien Lesens von Daten. Schließlich erfordert die Implementierung dieses Verfahrens eine größere Konstruktionsänderung bei MPEG-Decoderschaltungen, die in bestehenden Systemen, wie zum Beispiel Settopboxen, verwendet werden.
Das US-Patent Nr. 6,072,369 verwendet einen Phasenfehlerdetektor, einen Interpolator, einen Verstärkungsberechner, einen Digital-Analog-Wandler (DAC), eine spannungsgesteuerte Oszillatortrennschaltung (VCO), einen Lokal-PCR-Zähler zum Erzeugen des lokalen Taktsignals. Dieses Verfahren wird rein in Hardware implementiert und verwendet analoge Komponenten, wie zum Beispiel den DAC und den VCO. Es ist daher empfindlich gegenüber Rauschen, und seine Charakteristiken sind nicht leicht modifizierbar.
Das US-Patent Nr. 6,175,385 beschreibt drei rein digitale Verfahren, die im Wesentlichen einen Oszillator mit fester Frequenz verwenden. Die Taktsynchronisierung wird durch das Zählen von Taktimpulsen des festen Frequenzsignals und durch Einstellen der Einheit zum Inkrementieren oder Dekrementieren des gezählten Wertes auf einen vorbestimmten Wert in einer vorbestimmten Zeit gemäß der Abweichung der festen Frequenz von der Referenzfrequenz erreicht. Das Verfahren erfordert eine Konstruktionsänderung an fast allen Blöcken, die in der Mehrzahl der bestehenden Anwendungen zum Verarbeiten der MPEG-Information verwendet werden. Außerdem muss dieser Prozess während des Video-Austast-Intervalls implementiert werden, und ist daher auf Anwendungen eingeschränkt, bei denen ein derartiges Intervall verfügbar ist.
Aus der EP-A-0413473 geht ein Bruchzahl-Teiler (Teiler mit gebrochenem Teilungsverhältnis) hervor, der in einer analogen und einer digitalen Umgebung verwendet wird.
Zusammenfassung der Erfindung
Aufgabe der vorliegenden Erfindung ist es, die oben genannten Nachteile zu vermeiden, indem eine vollständig digitale Implementierung der Taktrückgewinnungssysteme vorgesehen wird.
Die zweite Aufgabe der vorliegenden Erfindung ist es, dynamisch konfigurierbare Schleifenfiltercharakteristiken vorzusehen.
Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Implementierung vorzusehen, bei der keine größeren Konstruktionsänderungen bei bestehenden Videoinformationsverarbeitungsblöcken erforderlich ist.
Zur Lösung der genannten Aufgaben sieht die vorliegende Erfindung eine Vorrichtung zur Taktrückgewinnung gemäß Anspruch 1 vor.
Der Eingabedatenstrom ist ein MPEG-Datenstrom, bei dem der eingebettete Taktreferenzwert entweder der Programmtaktreferenzwert (Program Clock Reference/PCR) oder der grundlegende Stromtaktreferenzwert (Elementary Stream Clock Reference/ESCR) ist.
Die Komparatormittel sind unter der Verwendung eines Mikrocontrollers implementiert.
Der digitale Teiler mit gebrochenem Teilungsverhältnis ist ein beliebiger bekannter digitaler Teiler mit gebrochenem Teilungsverhältnis.
Der digitale Teiler mit gebrochenem Teilungsverhältnis wird implementiert, wie in unserer gleichzeitig anhängigen Anmeldung beansprucht.
Die Verstärkung der Komparatormittel wird gemäß den sich ändernden Eingabebedingungen eingestellt.
Die Verstärkung des Komparators wird vor dem Erhalten einer Übereinstimmung zwischen dem lokalen Takt und der Taktreferenz auf einen hohen Wert eingestellt und nach dem Erhalten der Übereinstimmung verringert.
Die vorliegende Erfindung sieht auch ein Verfahren zur Ermöglichung einer Taktrückgewinnung gemäß Anspruch 7 vor.
Das oben genannte Verfahren enthält auch das Einstellen einer Schleifenverstärkung gemäß sich ändernder Eingabebedingungen.
Die Schleifenverstärkung wird vor der Synchronisation auf einen hohen Wert und nach der Synchronisation auf einen niedrigen Wert eingestellt.
Kurze Beschreibung der Zeichnungen
Es folgt eine Beschreibung der Erfindung anhand der beiliegenden Zeichnungen. Es zeigt:
1 eine DPLL, die gemäß dem Stand der Technik in einer MPEG-Empfängeranwendung verwendet wird;
2 den Schaltplan für die bevorzugte Ausführungsform der Erfindung;
3 den Bruchzahl-Teiler, der in unserer gleichzeitig anhängigen indischen Patentanmeldung Nr. 1041/Del/2001 beschrieben ist, sowie ihre Funktionsweise in der vorliegenden Erfindung.
Detaillierte Beschreibung
1 ist im Hintergrund der Erfindung beschrieben.
2 zeigt die bevorzugte Ausführungsform der Erfindung. Die PCR/ESCR aus dem Datenstrom wird extrahiert und im PCR-Register (2.1) gespeichert. Das LPCR-Register (2.2) speichert die Werte der von der gesteuerten Taktquelle (2.5) erzeugten PCR. Beim Empfangen eines Datenstroms mit PCR/ESCR-Feld werden das PCR-Register (2.1) und das LPCR-Register (2.2) dadurch aktualisiert, dass der Inhalt des PCR/ESCR-Feldes bzw. des Zählers (2.4) in sie aufgenommen werden. Der Komparator (2.3) gibt das Fehlersignal aus, das von der Differenz zwischen dem PCR-Register (2.1) und dem LPCR-Register (2.2) abhängt, die seine Eingaben liefern. Der Bruchzahl-Teiler (2.6) wandelt das Fehlersignal in die erforderliche Frequenz um. Der Bruchzahl-Teiler (2.6) wird von einem Taktgeber (2.8) getaktet, der mit Hilfe einer Referenzfrequenz von einem Kristalloszillator (2.7) einen Hochfrequenztakt (typischerweise 600 MHz) erzeugt.
Der Bruchzahl-Teiler (2.6) ist für das Taktrückgewinnungsverfahren verantwortlich. Der Bruchzahl-Teiler könnte jeder bekannte Bruchzahl-Teiler sein.
Die bevorzugte Ausführungsform des Bruchzahl-Teilers ist in 3 gezeigt und in der gleichzeitig anhängigen indischen Patentanmeldung Nr. 1041/Del/2001 beschrieben.
Die Ausgabe aus dem Taktgenerator (2.8) von 2 wird an den Zähler (3.1) übergeben. Der Zähler kann so konfiguriert werden, dass er entweder durch n oder n + 1 teilt, je nach dem logischen Zustand der Durchführung. Der Bruchteil-Addierer (3.2) ist ein binärer Addierer. Das Bruchteil-Inkrementregister (3.3) enthält den Bruchteil-Inkrementwert. Der Inhalt des Bruchteil-Inkrementregisters wird mit dem aktuellen Inhalt des Bruchteil-Addierers addiert, wenn das Taktfreigabesignal hoch ist sowie bei einer ansteigenden Synchronisationstaktflanke.
Zum Beispiel muss zum Erhalten eines 27 MHz-Taktes die Referenzfrequenz von 600 MHz aus dem Taktgeber durch 22,222222 geteilt werden. Um dies zu erreichen, wird der Zähler (3.1) so programmiert, dass er durch 22 teilt. Das Bruchteil-Inkrementwertregister wird mit dem Bruchteil-Wert, d.h. 0,222222 initialisiert. Der Zähler (3.1) ist so beschaffen, dass, wenn der Zähler eine programmierte Zählung abschließt, das Zählerausgangssignal einen Taktzyklus abschließt und gleichzeitig der Inhalt des Bruchteil-Inkrementregisters (3.3) in jedem Taktausgangszyklus mit dem Inhalt des Bruchteil-Addierers addiert wird. Wenn ein Überfließen des Addierers auftritt, wird die Durchführung auf eine logische "1" gesetzt. Dies konfiguriert den Zähler so, dass er durch 23 teilt. Tabelle 1 zeigt den Teilungsfaktor und den Bruchteil im Bruchteil-Addierer für jeden erzeugten 27-MHz-Takt.
Tabelle 1
Das Verhältnis der Frequenzen ist 27:600 = 9:200. Dies bedeutet, dass die Phasen nach 9 Takten von 27 MHz und 200 Takten von 600 MHz übereinstimmen. Die erste Spalte repräsentiert die Anzahl von Taktzyklen von 27 MHz, der Inhalt der zweiten Spalte ist nach ihrer Addierung 200, was gleich der Anzahl von 600-MHz-Takten ist. Die Teilung durch einen Faktor "n" oder "n + 1" wird durch einen programmierbaren Teiler implementiert. Der Bruchteil-Addierer ist ein binärer 24-Bit-Addierer. Der Additionsvorgang in der Einheit "Bruchteil-Addierer" wird, wenn das Addierertreigabesignal hoch ist, sowie bei einer ansteigenden Synchronisationstaktflanke durchgeführt. Das "Addiererfreigabesignal" ist nur für einen Synchronisationstaktzyklus hoch. Das "Ausführungssignal" ist nur dann hoch, wenn es einen Übertrag aus der Addition gibt. Die Teilungslogik ist so konfigurert, dass sie durch "n" teilt, wenn das Ausführungssignal auf niedrigem Pegel ist. Sie ist so konfiguriert, dass sie durch "n + 1" teilt, wenn das Ausführungssignal auf hohem Pegel ist.
Die vorliegende Erfindung bezieht sich im Wesentlichen auf ein Verfahren zur Freigabetaktrückgewinnung aus Datenströmen (2.9), die eingebettete Referenztaktwerte enthalten, wobei ein lokal erzeugter Takt (2.10) so eingestellt wird, dass er mit dem eingebetteten Referenztaktwert übereinstimmt, wobei der einstellbare lokale Takt durch eine gesteuerte Bruchzahl-Teilung (2.6) des Ausgangssignals einer festen Taktquelle erzeugt wird.

Claims

Vorrichtung zur Taktrückgewinnung von Datenströmen, welche eingebettete Referenz-Taktwerte enthalten, aufweisend – Taktreferenz-Speichermittel (2.1) zum Speichern von Referenz-Taktwerten, welche vom eingehenden Datenstrom empfangen werden, verbunden mit – dem Eingang digitaler Komparator-Mittel (2.3), deren zweiter Eingang verbunden ist mit – Speichermitteln (2.2) für den lokalen Takt (Local Clock LC) zum Speichern lokal erzeugter Taktwerte, welche bereitgestellt werden von – Zählermitteln (2.4), welche ein Taktsignal von angesteuerten Taktquellenmitteln (2.5) empfangen, welche vom Ausgang der digitalen Komparator-Mittel (2.3) angesteuert werden, dadurch gekennzeichnet, daß – die angesteuerten Taktquellenmittel aus ansteuerbaren Teiler-Mitteln (2.6) mit gebrochenem Teilungsverhältnis bestehen, welche einen Steuerwert, welcher ein von der Abweichung zwischen den vorn eingehenden Datenstrom empfangenen Referenz-Taktwerten und den lokal erzeugten Werten abhängiges Fehlersignal darstellt, von den digitalen Komparator-Mitteln und eine Takteingabe von digitalen Takterzeugermitteln, welche von festen Oszillatormitteln (2.7, 2.8) angesteuert werden, empfangen..
Vorrichtung gemäß Anspruch 1, wobei der eingegebene Datenstrom ein MPEG-Datenstrom ist, in welchem der eingebettete Referenz-Taktwert entweder der Programm-Taktreferenzwert (Program Clock Reference PCR) oder der grundlegende Strom-Taktreferenzwert (Elementary Stream Clock Reference ESCR) ist.
Vorrichtung gemäß Anspruch 1, wobei die Komparator-Mittel mittels eines Mikrocontrollers implementiert sind.
Vorrichtung gemäß Anspruch 1, wobei der Teiler mit gebrochenem Teilungsverhältnis einen Zähler, der die Ausgabe von dem digitalen Takterzeuger empfängt, einen Bruch-Addierer und ein Inkrementregister aufweist, welches zum Aufnehmen eines gebrochenen Inkrementwerts und Addieren seines Inhalts zum aktuellen Inhalt des Bruch-Addierers unter der Kontrolle eines Taktfreigabesignals und des Takteingangs von dem digitalen Takterzeuger konfiguriert ist.
Vorrichtung gemäß Anspruch 1, wobei die Verstärkung der Komparatormittel gemäß sich ändernden Eingabebedingungen angepaßt wird.
Vorrichtung gemäß Anspruch 5, wobei die Verstärkung des Komparators vor dem Erlangen einer Übereinstimmung zwischen dem lokalen Takt und der Taktreferenz auf einen hohen Wert eingestellt wird und nach Erlangen der Übereinstimmung vermindert wird.
Verfahren zur Taktrückgewinnung von Datenströmen, welche eingebettete Referenz-Taktwerte enthalten, aufweisend die folgenden Schritte: – Speichern der empfangenen Referenz-Taktwerte (2.1), – Erzeugen eines gesteuerten lokalen Takts (2.5) und Speichern lokal erzeugter Taktwerte von dem gesteuerten lokalen Takt, – Vergleichen des empfangenen Referenztakts mit dem erzeugten lokalen Takt (2.3); – Einstellen des gesteuerten lokalen Takts, so daß er mit dem empfangenen Referenz-Takt übereinstimmt; dadurch gekennzeichnet, daß der gesteuerte lokale Takt erzeugt wird indem eine Teilung mit gebrochenem Teilungsverhältnis an der Ausgabe einer festen Taktquelle durchgeführt wird (2.7, 2.8), wobei die Teilung mit gebrochenem Teilungsverhältnis durch einen Steuerwert gesteuert wird, welcher ein von der Abweichung zwischen den vom eingehenden Datenstrom empfangenen Referenz-Taktwerten und den lokal erzeugten und gespeicherten Taktwerten abhängiges Fehlersignal darstellt.
Verfahren gemäß Anspruch 7, welches ferner die Anpassung der Schleifenverstärkung gemäß sich ändernden Eingabebedingungen umfaßt.
Verfahren gemäß Anspruch 8, wobei die Schleifenverstärkung vor dem Lock-In auf einen hohen Wert und nach dem Lock-In auf einen niedrigeren Wert eingestellt wird.