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Diese
Erfindung betrifft die digitale Signalübertragung bei der Telefonie
und genauer ein Verfahren für
die Grenzendiskrimination eines Rahmensignals, welches einen Startpunkt
von Daten definiert, die übertragen
oder empfangen werden sollen.
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Digitale
Telefonschaltungen transportieren Signale innerhalb vorbestimmter
Zeitdauern, die als Rahmen bekannt sind, beschrieben durch ein Zeitgebungssignal
oder einen Takt von 8 kHz, als Rahmenimpuls bekannt, welcher eine
Rahmengrenze einrichtet. Jeder Rahmen definiert daher eine Periode
von 125 Mikrosekunden, in der ein digitalisiertes Sprachsignal verarbeitet
werden kann.
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Unterschiedliche
Telefonschaltungen müssen
oftmals für
das korrekte Arbeiten miteinander synchronisiert werden. Bei solchen
synchronen Systemen werden auch Zeitgebungssignale mit höherer Geschwindigkeit,
die synchron zu dem Zeitgebungssignal mit 8 kHz sind, verwendet.
Diese Hochgeschwindigkeits-Zeitgebungssignale werden benutzt, um
Zustandsmaschinen zu takten, die Signale verarbeiten. Eine Zustandsmaschine
bildet tatsächlich eine
geordnete Abfolge von Eingangsereignissen in eine entsprechende
Abfolge von Ausgangsereignissen ab. Die Kapazität der Prozeßsignalen zugeordneten Zustandsmaschinen
in einem solchen System ist begrenzt durch die Anzahl der Taktzyklen,
die in einem Rahmen von 125 Mikrosekunden zur Verfügung stehen.
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Diese
Einschränkung
kann abgeschwächt werden,
indem die Frequenz des Taktes erhöht wird, der für jede einzelne
Schaltung in dem System verfügbar
ist, jedoch hat das Verwenden von Takten höherer Geschwindigkeit den Nachteil,
daß die
Empfindlichkeit des Systems auf Taktverschiebungen zwischen Komponenten
zunimmt, ebenso daß der
Pegel der elektromagnetischen Strahlung, die von dem Takt ausgeht
und auf der Schaltkarte verfolgt wird, zunimmt.
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Die
US 4 737 722 offenbart ein
Verfahren des schnellen Erlangens eines Taktsignals mit niedrigem
Jitter an einem seriellen Kommunikationsport. Beim Fehlen der Kommunikation über den
Port und während
der Erlangung des Taktes wird eine freilaufende Uhr für die lokale
Kommunikation erzeugt. Anschließend
an das Takterlangen durch eine Schaltung, die Ablaufsphasenanpassung
durchführt,
erzeugt ein einfaches logisches Netzwerk verfeinerte Phasenanpaßsignale,
welche einen variablen nominalen durch 32 teilenden Zähler treibt,
so daß der Takt,
der dadurch erzeugt wird, sanft in Synchronisation mit dem erlangten
Takt in Inkrementen von einem Bit gebracht wird.
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Die
US 3 887 769 offenbart eine
Anordnung, bei der Schieberegisterstufen einlaufende Rahmen aus
Daten verzögern,
um jeden Rahmen mit Rahmenimpulsen eines lokalen Taktes auszurichten
und Jitter für
den einlaufenden Datenstrom zu kompensieren. Variable Verzögerung wird
durch einen Zähler zur
Verfügung
gestellt, dessen Zählung
die Registerausgabestufe definiert.
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen verbesserten
Rahmengrenzendiskriminator zur Verfügung zu stellen.
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Gemäß der vorliegenden
Erfindung wird ein Rahmengrenzendiskriminator zur Verfügung gestellt, mit:
einem ersten Eingang zum Empfangen eines Hochgeschwindigkeits-Haupttaktsignals
mit einer Vielzahl von Haupttaktimpulsen innerhalb eines Rahmens;
einem zweiten Eingang zum Empfangen von jitterbehafteten synchronisiserten
Eingangsrahmenimpulsen; einem Ausgangsrahmenimpulsgenerator in Form
eines Hauptzählers,
der durch die Hochgeschwindigkeitshaupttaktimpulse taktgesteuert
wird und der bei Erreichen eines vorbestimmten Zählstands Ausgangsrahmenimpulse
erzeugt; und einer Steuerschaltung zum Vergleichen des Taktes der synchronisierten
Eingangsrahmenimpulse mit den Haupttaktimpulsen und zum Einstellen
des Zählstands
des Hauptzählers,
um den Takt der Ausgangsrahmenimpulse einzustellen, um Jitter in
den Eingangsrahmenimpulsen zu glätten,
wobei
normalerweise n Hochgeschwindigkeitstaktimpulse innerhalb eines
Rahmens vorhanden sind, wobei n eine vorbestimmte Zahl ist, wobei
der Hauptzähler
eine Modulo-n-Zählung
durchführt,
wobei die Steuerschaltung geeignet ist, ein erstes Steuersignal zu
aktivieren, wenn ein Eingangsrahmenimpuls bei einem Zählerwert
ankommt, der einen Asynchronitätszustand
darstellt, und wobei der Hauptzähler
geeignet ist, seinen Zählwert
auf einen ersten vorbestimmten Anfangswert einzustellen, wenn ein
Eingangsrahmenimpuls ankommt, während
das erste Steuersignal aktiviert ist; und
wobei die Steuerschaltung
geeignet ist, ein zweites Steuersignal zu erzeugen, wenn ein Eingangsrahmenimpuls
bei einem Zählwert
ankommt, der einen verspäteten
Zustand darstellt, und ein drittes Signal zu erzeugen, wenn ein
Rahmenimpuls bei einem Zählwert
ankommt, der einen Rahmen-Verfrüht-Zustand darstellt,
und die Steuerschaltung einen Akkumulator umfaßt, der geeignet ist, durch
eines des zweiten und dritten Steuersignals dekrementiert zu werden
und durch das andere des zweiten und dritten Steuersignals inkrementiert
zu werden, wobei der Akkumulator bei Erreichen von Extremwerten
jeweilige Freigabesignale aktiviert, die den Zählwert des Haupttaktes einstellen,
wenn vorbestimmte Zählwerte
erreicht sind.
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Diese
Erfindung verwendet vorteilhaft ein laufendes Zeitgebungssignal
(einen Takt mit niedriger Geschwindigkeit) als einen verteilten
Takt für
das Ausrichten individueller Schaltungen, welche das System bilden,
wobei die Variation zwischen diesem Takt mit niedriger Geschwindigkeit
und einem Systemtakt hoher Geschwindigkeit auf der Basis pro Rahmen
erfaßt
und eine genaue Rahmengrenze entsprechend dem langzeitig akkumulierten
Mittelwert erzeugt wird. Innerhalb einer individuellen integrierten
Schaltung kann die Kapazität
zum Durchführen von
Zustandsmaschinenoperationen erhöht
werden, indem der Takt niedriger Geschwindigkeit auf eine höhere Rate
multipliziert wird, indem ein eingebetteter Phasenregelkreis verwendet
wird. Der Takt höherer
Geschwindigkeit wird Phasenverschiebungen in bezug auf den Takt
niedrigerer Geschwindigkeit unterworfen werden, der verwendet wird,
um ihn zu erzeugen, da der eingebettete Phasenregelkreis im allgemeinen
Schleifenfilter in ihrem Rückkopplungsweg hat.
Diese Filter werden den Jitter zwischen dem Referenztakt und dem
erzeugten Takt reduzieren. Auf einer Basis Zyklus-zu-Zyklus wird
die Phasenbeziehung zwischen dem Referenztakt mit niedrigerer Geschwindigkeit
und dem erzeugten Takt höherer
Geschwindigkeit bei Vorliegen von Jitter auf dem Takt niedrigerer
Geschwindigkeit variieren.
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Bei
einer Vorrichtung, bei der der Takt niedrigerer Geschwindigkeit
die Rahmengrenze im Zusammenwirken mit der Zeitgebung mit 8 kHz
setzt, kann die Ausrichtung dieser Rahmengrenze in einem Flußzustand
in bezug auf den Hochgeschwindigkeitstakt bei dem Vorliegen eines
jitterbehafteten Eingangstaktes und Eingangsrahmenimpulses sein.
Zustandsmaschinen, die von dem Hochgeschwindigkeitstakt getrieben
werden, können
eine stabile Abgrenzung der Rahmengrenze erfordern, die von dem Hochgeschwindigkeitstakt
getaktet wird. Eine wünschenswerte
Abgrenzung dieser Rahmengrenze würde
die sein, die mit der langzeitigen mittleren Rahmengrenze übereinstimmt,
die durch die groben Zeitgebungssignale (dem Niedergeschwindigkeitstakt
im Zusammenwirken mit dem Rahmenimpuls von 8 kHz) gesetzt wird.
Diese Abgrenzung ist erwünscht,
da Signale, die zwischen getrennten Komponenten in einem System
kommuniziert werden, von derselben angenommenen Rahmengrenze getaktet
werden, eine wichtige Betrachtung bei synchronen Systemen.
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Die
Erfindung stellt auch ein Verfahren zur Unterscheidung von Rahmengrenzen
in einer digitalen Telefonie zur Verfügung, das die Schritte aufweist:
Erzeugen eines Hochgeschwindigkeitshaupttaktsignals mit einer Vielzahl
von Haupttaktimpulsen innerhalb eines Rahmens; Empfangen von jitterbehafteten
synchronisierten Eingangsrahmenimpulsen; Vergleichen des Taktes
der synchronisierten Eingangsrahmenimpulse mit den Haupttaktimpulsen; Erzeugen
von Ausgangsrahmenimpulsen mittels eines Hauptzählers, der durch die Hochgeschwindigkeitshaupttaktimpulse
taktgesteuert wird und der bei Erreichen eines vorbestimmten Zählstands
Ausgangsrahmenimpulse erzeugt; und Einstellen des Zählstands
des Hauptzählers,
um den Takt der Ausgangsrahmenimpulse einzustellen, um Jitter in
den Eingangsrahmenimpulsen zu glätten;
wobei
normalerweise n Hochgeschwindigkeitstaktimpulse innerhalb eines
Rahmens vorhanden sind, wobei n eine vorbestimmte Zahl ist, wobei
der Hauptzähler
eine Modulo-n-Zählung
durchführt
und der Hauptzähler
nach der Ankunft eines Eingangsrahmenimpulses bei einem Zählerwert,
der einen Asynchronitätszustand
darstellt, zurückgesetzt
wird; und
wobei ein zweites Steuersignal erzeugt wird wenn
ein Eingangsrahmenimpuls bei einem Zählerwert 0 < x ankommt, ein drittes Steuersignal
erzeugt wird, wenn ein Rahmenimpuls bei einem Zählwert ≥ n-y ankommt, und eines des zweiten
und dritten Steuersignals einen Akkumulator dekrementiert und das
andere des zweiten und dritten Steuersignals einen Akkumulator inkrementiert
und der Akkumulator bei Erreichen von Extremwerten Freigabesignale
aktiviert, die den Hauptzähler
einstellen, wenn sein Zählstand
vorbestimmte Werte erreicht.
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Die
Erfindung wird nun in weiteren Einzelheiten lediglich beispielhaft
beschrieben, wobei:
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1 ein
Zeitgebungsdiagramm der Rahmengrenzendiskriminatorschaltung gemäß einer Ausführungsform
der Erfindung ist;
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2 ein
Zeitgebungsdiagramm eines Hauptzählers
ist;
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3 ein
Beispiel eines Asynchronmodus ist;
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4 ein
Beispiel eines Rahmen-Verspätet-Modus
ist;
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5 ein
Beispiel eines Rahmen-Verfrüht-Modus
ist;
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6 ein
Blockschaubild der Schaltung ist;
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7 ein
Ablaufdiagramm ist, das die Arbeitsweise des Rahmenvariationsakkumulators zeigt;
und
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8 ein
Ablaufdiagramm, das die Betriebsweise des Hauptzählers zeigt.
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Die
beschriebene Schaltung gemäß der Erfindung
erzeugt einen internen Rahmenimpuls, der selbst bei einem jitterbehafteten
Eingangs-Referenztakt und Eingangs-Rahmenimpuls stabil ist. Eine Hauptuhr
mit höherer
Geschwindigkeit und ein synchronisierter Eingangs-Rahmenimpuls sind
bei dieser Schaltung erforderlich. Diese werden als primäre Eingangssignale
verwendet.
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Mit
Bezug zunächst
auf 6 weist die Grenzendiskriminatorschaltung drei
Hauptblöcke auf,
nämlich
einen Dekodierer 1, einen Akkumulator 2 (accu)
und einen Hauptzähler 3 (msc).
Der Zähler 3 ist
ein Modulo-8191-Zähler,
der einen Zählwert
irgendwo zwischen 0 und 8191 haben kann.
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Der
Dekodierer 1 dekodiert den Zählwert des Zählers 3 und
erzeugt ein Verspätet-Signal 4,
wenn ein Eingangsrahmenimpuls ankommt und der Zähler 1–4 ist, ein Verfrüht-Signal 5,
wenn der Zählwert 8188–8191 ist
und ein Asynchronsignal 6, wenn der Zählwert zwischen 5 –8187 liegt.
Signale 4 und 5 werden in den Akkumulator 2 eingegeben,
welcher Freigabesignal neg_full 7 und pos_full 8 in
einer Weise erzeugt, die beschrieben werden soll. Das Signal 6 wird
durch das ODER-Gatter 9a und das UND-Gatter 9 in
einen Ladeeingang des Zählers 3 und
in einen Löscheingang
des Akkumulators 2 geschickt.
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Wenn
das Signal 6 bestätigt
ist und ein Eingangsrahmenimpuls an dem Eingang des Gatters 9 ankommt
und das Gatter 9 aktiviert ist, wird der Zähler 3 mit
einem Wert 1 geladen, wie es in weiteren Einzelheiten beschrieben
wird.
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Die
Betriebsweise der Schaltung wird vollständiger mit Bezug auf die Zeitgebungsdiagramme in
den 1 bis 5 erklärt. Wie in 1 gezeigt ist
der interne Hochgeschwindigkeits-Haupttakt, nämlich mclk,
ein Signal mit 65.536 MHz. Es kann aus einem Referenztakt in einer
an sich bekannten Weise erzeugt werden, indem ein multiplizierender Phasenregelkreis
(PLL) verwendet wird. Der Referenztakt kann 4.096 MHz, 8.192 MHz
oder 16.384 MHz sein.
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Der
synchronisierte Rahmenimpuls, nämlich fpsyn_in,
ist ein Puls mit 8 kHz, der einen Haupttaktzyklus breit ist. Er
wird von einem Niedergeschwindigkeits-Referenztakt mit seinem entsprechenden Rahmensignal
erzeugt. Der Niedergeschwindigkeits-Referenztakt ist 4.096 MHz,
8.192 MHz oder 16.384 MHz, und das entsprechende Rahmensignal ist
ein Puls mit 8 kHz, einen Referenztaktzyklus breit. Da der Niedergeschwindigkeits-Referenztakt
Jitter haben kann, ist fpsyn_in auch ein jitterbehaftetes Signal.
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Eie
Ausgabe der Grenzendiskriminatorschaltung ist ein modifizierter
Rahmenimpuls, nämlich fpsyn_out.
Wenn das fpsyn_in jitterfrei ist, ist der modifizierte Rahmenimpuls
bei diesem Beispiel immer einen Haupttaktzyklus von fpsyn_in verzögert, wie
in 1 gezeigt. Wenn das fpsyn_in einen bestimmten Jitter
hat, der innerhalb eines Bereiches von –61 ns bis +61 ns in bezug
auf den Rahmenstartpunkt liegt, und der dadurch definiert ist, daß fpsyn_in
von Hoch nach Niedrig geht, erzeugt die Rahmengrenzendiskriminatorschaltung
das fpsyn_out-Signal,
das eine feste Verzögerung
oder einen festen Vorlauf in bezug auf den jitterbehafteten Eingangsrahmenimpuls fpsyn_in
hat.
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Der
Hauptzähler,
nämlich
msc[12:0] ist 13 Bit breit und wird von dem Signal mclk getaktet.
Am Rahmenstartpunkt wird der Hauptzähler msc auf „1" vorgeladen und zählt dann
bis „8191 ". Nach dem Zählwert 8191
sättigt
sich msc auf „0", was dem Ende des Rahmens
entspricht, wie es in 2 gezeigt ist.
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In
einem idealen Fall, wenn das fpsyn_in jitterfrei ist, geht das fpsyn_in-Signal
hoch, wenn der Hauptzähler 3 auf „0" zählt. Der
modifizierte Rahmenimpuls, fpsyn_out, wird dann er zeugt, wenn der Zähler 3 auf „1" zählt. Beim
Vorliegen von Jitter in dem fpsyn_in-Signal kann das fpsyn_in-Signal
an irgendeinem Zählwert
des Zählers 3 auf
Hoch gehen, abhängig
auf der pro Rahmen basierenden Variation in bezug auf den Jitter
vom Referenztakt mit niedriger Geschwindigkeit. In diesem Fall könnte der
Zähler 3 nicht
jedesmal auf „1" neu geladen werden,
wenn das fpsyn_in hoch geht, da ansonsten das fpsyn_out-Signal nicht
alle 8192 mclk-Zyklen einen Impuls liefern würden, was impliziert, daß manchmal
ein Rahmenimpuls fehlen würde
und manchmal ein zusätzlicher Rahmenimpuls
hinzugefügt
würde.
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Um
den Jitter auf dem fpsyn_in zu behandeln, wird der 6-Bit Akkumulator 2 zusammen
mit dem Zähler 3 verwendet,
um die Variation des Eingangsrahmenimpulses derart zu akkumulieren,
daß Korrekturen
an dem Zähler 3 für das Erzeugen
des fpsyn_out-Signals vorgenommen werden können, wie es in 6 gezeigt
ist. Wenn die Rahmen-zu-Rahmen-Variation geringer ist als ± 4 mclk Zyklen,
was ungefähr ± 61 ns
ist, wird unmittelbar keine Rahmenkorrektur stattfinden, jedoch
wird die Variation akkumuliert. Wenn die Rahmen-zu-Rahmen-Variation von +1
bis +4 mclk Zyklen ist, wird der accu um 1 inkrementiert, wenn die
Rahmen-zu-Rahmen-Variation von –1
bis –4
mclk Zyklen ist, wird der Akku um 1 dekrementiert. Wann immer die
gesamte Rahmenakkumulation ± 16
(110000 oder 010000) erreicht, wird eine Rahmenanpassung vorgenommen. Wenn
die Rahmen-zu-Rahmen-Variation 0 mclk Zyklen ist, was bedeutet,
daß das
fpsyn_in hoch geht, wenn das msc „0" ist (dasselbe wie ein ideales fpsyn_in),
wird der Akkumulator 2 seinen alten Wert behalten.
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Die
Schaltung hat mehrere verschiedene Betriebsmodi. Basierend auf der
Beziehung zwischen fpsyn_in und dem Inhalt des Hauptzählers msc,
gibt es fünf
Modi für
den Grenzendiskriminator wie folgt:
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1. Asynchron
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Falls
das Signal fpsyn_in hoch geht, wenn die Ausgabe msc_cnt in dem Bereich
von „5" bis „8187" ist, wird das Signal
out_sync des Dekodierblocks bestätigt.
Das Signal out_sync lädt „1" in den Zähler msc
und löscht
den Akkumulator accu. Dieser Zustand kann eintreten, wenn der Zähler msc
asynchron mit dem Rahmenstartpunkt ist. Das Neusynchronisieren des
msc ist erforderlich, indem der Anfangswert „1" in msc erneut geladen wird. Diese Situation
ist in 3 veranschaulicht.
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2. Rahmen
verspätet
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Falls
das fpsyn_in-Signal hoch geht, wenn die Ausgabe msc_cnt in dem Bereich
von „1" bis „4" ist, wird das Verspätet-Signal
des Dekodierblocks 1 bestätigtt, und der Akkumulator 2 accu
wird um 1 inkrementiert. Dieser Zustand tritt ein, wenn der Eingangsrahmenimpuls
relativ zu der gegenwärtigen Rahmeninformation
verspätet
ist. Wenn der accu den maximalen Zählwert „+16" (010000) erreicht, wird das pos_full-Signal 8 des
Akkumulators 2 accu bestätigt. Wenn der Zähler 0 erreicht
und das pos_full-Signal aktiviert ist, wird der Zähler erneut
mit 0 geladen, und der Akkumulator 2 wird gelöscht. Dies hat
dieselbe Wirkung wie das Wiederholen eines Zählwertes. Nachdem der msc neu
geladen ist, wird der accu für
einen Rahmen anhalten und nach dem nächsten fpsyn_in erneut starten.
Diese Situation ist in 4 veranschaulicht.
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3. Rahmen
verfrüht
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Falls
das fpsyn_in hoch geht, wenn die Ausgabe msc_cnt in dem Bereich
von „8188" bis „8191" ist, wird das Verfrüht-Signal
des Dekodierblocks aktiviert, und der Akkumulator accu wird um 1
dekrementiert. Dieser Zustand tritt auf, wenn der Eingangsrahmenimpuls
im Bezug auf die gegenwärtige
Rahmeninformation verfrüht
ist. Wenn der accu den minimalen Zählwert „–16" (110000) erreicht, wird das neg_full-Signal
des Blocks accu bestätigt.
In diesem Fall, wenn der Zähler
den maximalen Wert von 8191 erreicht, wird der Zähler mit 1 geladen und der
Akkumulator wird gelöscht.
Dies hat die Wirkung des Überspringens
eines Zählwerts.
Nachdem der msc neu geladen ist, wird der accu für einen Rahmen anhalten und
nach dem nächsten
fpsyn_in erneut starten. Diese Situation ist in 5 veranschaulicht.
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4. Rahmen
richtig
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Falls
das Signal fpsyn_in hoch geht, wenn die Ausgabe msc_cnt auf einem
Zählwert
0 ist, ändern
sich weder der Zähler
msc noch der Akkumulator accu. Dieser Zustand tritt auf, wenn keine
Rahmenvariation auftritt und ist in 1 veranschaulicht.
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5. Schnelles Folgen des
Rahmens
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Das
fbden-Signal, das ein externes Steuersignal ist, kann verwendet
werden, um die gesamte Schaltung zu deaktivieren, indem das UND-Gatter 9 deaktiviert
wird. Wenn es auf niedrig ist, nachdem es durch den Invertierer
gelaufen ist, wird das UND-Gatter 9 aktiviert werden und
die Rahmenkorrektur wird bei jedem Rahmen durchgeführt, ungeachtet
der Beziehung zwischen dem fpsyn_in und dem Inhalt des Zählers msc,
was bedeutet, daß der
Zähler
msc mit einer 1 geladen werden wird und der Akkumulator bei jedem
Rahmen durch den Eingangsrahmenimpuls fpsyn_in gelöscht wird.
Dieses Signal ist nützlich,
um es der Schaltung zu erlauben, eine schnelle Rahmenverfolgung
während
des Initialisierens durchzuführen.
Wenn die Initialisierung einmal beendet ist, sollte das fbden-Signal
auf hoch getrieben werden, um den normalen Betriebsmodus zu ermöglichen.
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Mit
Bezug wieder auf 6 wird man sehen, daß der Dekodierer 1 den
Zählwert
des Hauptzählers msc
dekodiert und drei Ausgangssignale erzeugt, nämlich ein Verspätet-Signal 4 und
ein Verfrüht-Signal 5 und
ein Asynchronsignal 6. Wenn der Zählwert des msc 8188 bis 8191
ist, geht das Verfrüht-Signal 5 auf
hoch. Wenn der Zählwert
des msc 1 bis 4 ist, geht das Verspätet-Signal 4 auf hoch.
Wenn der Zählwert
des msc 5 bis 8187 ist, geht das Asynchronsignal 6 auf
hoch. Diese drei Ausgangssignale werden von den beiden anderen Blöcken 2, 3 verwendet, um
den Betriebsmodus der gesamten Schaltung zu bestimmen.
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Wenn
das fpsyn_in auf hoch geht und das Verfrüht-Signal 5 hoch ist,
wird der nächste
Modus der Rahmen-Verfrüht-Modus
sein; wenn das fpsyn_in auf hoch geht und das Verspätet-Signal 4 hoch
ist, wird der nächste
Modus der Rahmen-Verspätet-Modus
sein; wenn das fpsyn_in auf hoch geht und das Asynchronsignal hoch
ist, wird der nächste Modus
der Asynchronmodus sein; wenn das fpsyn_in auf hoch geht und keines
dieser drei Signale hoch ist, wird der nächste Modus der Rahmen-Richtig-Modus
sein.
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Der
Akkumulator 2 ist ein Akkumulator mit 6 Bit. Er wird durch
das fpsyn_in-Signal getriggert. Falls das fpsyn_in auf hoch geht,
wenn das Down-Signal (dasselbe wie das Verfrüht-Signal vom Dekoderblock) hoch ist, wird
der accu um 1 dekrementiert; falls das fpsyn_in auf hoch geht, wenn
das Up-Signal (dasselbe wie das Verspätet-Signal vom Dekodierblock)
hoch ist, wird der accu um 1 inkrementiert; wenn weder das Down-
noch das Up-Signal hoch ist, wird der Akkumulator accu auf seinem
alten Wert gehalten. Wenn der accu –16 (110000) oder +16 (010000)
erreicht, wird eine Rahmenanpassung vorgenommen und der accu hält an, wobei
er auf das Einstellen-Fertig-Signal von dem msc wartet, um erneut
zu starten. Wenn das Einstellen-Fertig-Signal auftritt, wird der
Akkumulator 2 auf 0 gelöscht
und bleibt angehalten, bis das zweite fpsyn_in ankommt, was das
Warten auf einen weiteren Rahmen vor dem Neustarten bedeutet. Der
Akkumulator 2 kann auch auf 0 gelöscht werden, wenn das Löschen-Signal hoch
ist, was üblicherweise
in dem Modus des schnellen Rahmenverfolgens wie gezeigt auftritt.
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7 zeigt
den Arbeitsablauf des Akkumulators 2. Im Schritt 10,
falls ein Eingangsrahmenimpuls an einem Zählwert zwischen x und n-y ankommt,
was einen Asynchronzustand darstellt, oder ein Deaktiviersignal
aktiv ist, wird der Akkumulator gelöscht, und die Akkumulatorlogik
läuft in
der Schleife zum Beginn, ansonsten geht die Akkumulatorlogik weiter zum
Schritt 11. Im Schritt 11, wenn ein Einstellen-Fertig-Signal
von dem Hauptzähler
empfangen worden ist, was angibt, daß eine Einstellung stattgefunden hat,
wird der Akkumulator 2 gelöscht und die Akkumulatorlogik
geht in der Schleife zurück
zu dem Beginn, ansonsten geht die Akkumulatorlogik weiter zum Schritt 12.
Im Schritt 12, falls ein Einen-Rahmen-Abwarten-Signal erhalten wird, wird
der Akkumulator 2 gelöscht
und die Akkumulatorlogik geht in der Schleife zum Beginn, ansonsten
geht die Akkumulatorlogik weiter zum Schritt 13. Im Schritt 13,
falls der Akkumulator an einem Extremwert ist, wird der Akkumulator
gelöscht
und die Akkumulatorlogik geht in der Schleife zum Beginn, sonst
geht die Akkumulatorlogik weiter zum Schritt 14. Im Schritt 14,
falls ein Eingangsrahmenimpuls verspätet ist, inkrementiert der
Akkumulator um 1 und die Akkumulatorlogik geht in der Schleife zurück zum Beginn,
sonst geht die Akkumulatorlogik weiter zum Schritt 15.
Im Schritt 15, wenn ein Eingangsrahmenimpuls verfrüht ist,
dekrementiert der Akkumulator um 1 und die Akkumulatorlogik geht
in der Schleife zurück
zum Beginn, sonst geht die Akkumulatorlogik weiter zum Schritt 16.
Im Schritt 16, wenn ein Eingangsrahmenimpuls weder verspätet noch
verfrüht
ist, geht die Akkumulatorlogik in der Schleife zurück zum Beginn.
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Die
Ausgangssignale vom Akkumulator accu sind das neg_full 7 (wenn
accu = –16)
und das pos_full 8 (wenn accu = +16). Diese beiden Signale 7, 8 werden
von dem msc-Block 3 verwendet, um die Rahmeneinstellung
durchzuführen.
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Der
Hauptzähler 3 (msc)
ist ein Hauptzähler mit
13 Bit, der von dem Haupttakt getaktet wird. In dem Modus des schnellen
Rahmenverfolgens oder dem Asynchronmodus ist, wenn das fpsyn_in
auf hoch geht, das Ladesignal auch hoch, und der Zähler msc
wird mit „1" vorgeladen. In anderen
als diesen beiden Modi, falls das neg_full-Signal 7 auf
hoch ist (wenn accu = –16),
nach dem Zählwert
8191, wird der Zähler
msc auf „1" eingestellt (oder
geladen), was das Entfernen eines Zählwertes von dem Zähler msc bedeutet.
Falls das pos_full-Signal 8 hoch ist (wenn accu = +16),
nach dem Zählwert
0, wird der msc wieder auf den Zählwert
0 eingestellt, was das Hinzufügen
eines weiteren Zählwertes
zu dem msc bedeutet. Nach jedem Fall des Einstellens wird das Einstellen-Fertig-Signal
von dem Zähler 3 für einen
Zyklus auf hoch gehen, so daß der
Akkumulator 2 erneut starten kann.
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8 veranschaulicht
den Arbeitsablauf des Zählerblockes
msc. Im Schritt 20, falls ein Eingangsrahmenimpuls an einem
Zählerwert
zwischen x und n-y ankommt, was einen asynchronen Zustand darstellt,
oder ein Sperrsignal aktiv ist, wird der Zählwert auf einen ersten Anfangswert
gesetzt und die Zählerlogik
geht in der Schleife an den Beginn, sonst geht die Zählerlogik
weiter zum Schritt 21. Im Schritt 21, falls der
Akkumulator auf einem ersten Extremwert ist, wird der Zähler rückgesetzt
auf den ersten Anfangswert, wenn der Zähler seinen maximalen Wert erreicht,
und die Zählerlogik
geht in der Schleife zum Beginn, sonst geht die Zählerlogik
weiter zum Schritt 22. Im Schritt 22, falls der
Akkumulator auf einem zweiten Extremwert ist, wird der Zähler auf
einen zweiten Anfangswert rückgesetzt,
nachdem der Zähler
den zweiten Extremwert erreicht, das heißt, der zweite Anfangswert,
typischerweise 0, wird wiederholt, und die Zählerlogik geht in der Schleife
zum Beginn, sonst inkrementiert die Zählerlogik den Zählwert um
1 und geht in der Schleife zurück
zum Beginn.
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Das
Asynchronsignal 6 ist mit einem Eingang eines ODER-Gatters 9a verbunden,
dessen Ausgang mit einem Eingang eines UND-Gatters 9 verbunden ist.
Der Ausgang des UND-Gatters 9 ist
mit dem Ladeeingang des Hauptzählers 3 und
dem Löscheingang
des Akkumulators 2 verbunden. Der andere Eingang des UND-Gatters 9 empfängt die
Eingangsrahmenimpulse fpsyn_in. Das Asynchronsignal 6 aktiviert
somit den Ladeeingang des Hauptzählers 3.
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Das
Sperrsignal fbden wird invertiert und an den zweiten Eingang des
ODER-Gatters 9a gegeben. Wenn das Signal fbden aktiviert
ist, ist die Steuerschaltung, die aus dem Dekodierer 1 und
dem Akkumulator 2 besteht, in der Wirkung gesperrt, so
daß der
Hauptzähler 3 kontinuierlich
die Eingangsrahmenimpulse verfolgt.
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Es
wird von einem Fachmann verstanden werden, daß viele Varianten der Erfindung
innerhalb des Umfangs der angefügten
Ansprüche
möglich sind.
Insbesondere wird verstanden werden, daß das Zählschema für die Impulse in dem Sinne
beliebig ist, daß irgendein
Zähl wert
als die Nullposition angesehen werden könnte. Aus Zweckmäßigkeitsgründen wird
der Zähler
als das Zählen
bei 1 beginnend und bei 0 beendet betrachtet.