DE3914006C1 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Erzeugen von Synchronisationssignalen bei einer Übertragung von Daten gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartige Schaltungsanordnung in Form eines digitalen Pha­ senregelkreises ist aus der DE 26 13 930 B 2 bekannt. Ein ande­ rer ähnlich arbeitender digitaler Phasenregelkreis wird in der EP 02 62 609 A 2 beschrieben. Dabei werden Daten durch binäre Da­ tensignale von einer Sendeeinheit zu einer Empfangseinheit ohne begleitende Taktimpulse übertragen. Bei einer derartigen Über­ tragung ist in der Empfangseinheit eine Taktsteuerung vorgese­ hen, die aus den empfangenen Datensignalen Empfangstakte er­ zeugt und einer Abtaststufe zuführt. Dort tasten die Empfangs­ takte die Datensignale ab und gewinnen aus den Datensignalen die übertragenen Daten wieder zurück. Zu diesem Zweck sollen die Datensignale möglichst jeweils in ihrer Mitte abgetastet werden.

Eine derartige Empfangseinheit nach dem Stand der Technik ist in Form eines Blockschaltbilds in Fig. 1 dargestellt und ihre Funktionsweise wird zusammen mit den in Fig. 2 dargestellten Zeitdiagrammen näher erläutert, bei denen in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von Si­ gnalen dargestellt sind.

Bei der in Fig. 1 als Blockschaltbild dargestellten Empfangsein­ heit werden die binär codierten Datensignale D einerseits einem Impulsgeber IG und andererseits der Abtaststufe AB zugeführt, die aus den Datensignalen D unter Verwendung von Empfangstakten ET die übertragenen Daten wiedergewinnt und als Empfangsdaten ED für eine weitere Verarbeitung zur Verfügung stellt. Die Empfangstakte ET werden in einer Taktsteuerung TS erzeugt. Zur Synchronisation der Empfangstakte ET mit den Datensignalen D erzeugt der Impulsgeber IG Synchronisationssignale SY. Diese Synchronisationssignale SY liegen an der Taktsteuerung TS an und diese stellt die Phasenlage der Empfangstakte ET derart ein, daß die Empfangstakte ET die Datensignale D möglichst immer in deren Mitten abtasten.

Die in Fig. 2 dargestellten Datensignale D sind unverzerrte Da­ tensignale, d. h. sie ändern ihre Binärwerte zu ganzzahligen Vielfachen von vorgegebenen Zeitabständen. Zu jeweils einander entsprechenden Zeitpunkten an den abfallenden Flanken der Da­ tensignale D erzeugt der Impulsgeber IG die Synchronisations­ signale SY, mittels denen die Phasenlage der in der Taktsteue­ rung TS erzeugten Empfangstakte ET derart eingestellt wird, daß die Datensignale D in deren Mitten zu den Zeitpunkten t 1 bis t 5 durch die ansteigenden Flanken der Empfangstakte ET, abgetastet werden, um die Empfangsdaten ED wiederzugewinnen.

Bei der Übertragung der Daten, beispielsweise über eine mit Störungen behaftete Funkstrecke, können die Datensignale Ver­ zerrungen unterliegen. Wenn von diesen Datensignalen die Empfangstakte abgeleitet werden, können die Datensignale nicht sicher abgetastet werden, da die Empfangstakte nur durch die Flanken der Datensignale synchronisiert werden.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schal­ tungsanordnung zum Erzeugen von Synchronisationssignalen anzu­ geben, bei deren Verwendung die Datensignale auch dann mit großer Sicherheit abgetastet werden, wenn sie Verzerrungen un­ terliegen.

Erfindungsgemäß wird die Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Ein besonderes Merkmal der Erfindung besteht darin, daß die Verzerrungen der Datensignale bei der Erzeugung der Synchroni­ sationssignale berücksichtigt werden.

Durch die Erfindung wird es ermöglicht, auch Datensignale mit Verzerrungen von bis zu 50% ihrer Impulsdauer sicher abzuta­ sten und dennoch erfordert die Schaltungsanordnung nur einen geringen Aufwand und sie kann als integrierter Schaltkreis her­ gestellt werden.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteran­ sprüchen angegeben.

Eine Empfangseinheit nach dem Stand der Technik ist in den Zeichnungen dargestellt und ein Ausführungsbeispiel einer Schaltungsanordnung gemäß der Erfindung wird im folgenden an­ hand der Zeichnungen näher erläutert. Es zeigen

Fig. 1 ein Blockschaltbild einer Empfangseinheit für übertra­ gene Datensignale,

Fig. 2 Zeitdiagramme von Signalen bei einem Empfang von unver­ zerrten Datensignalen,

Fig. 3 ein Blockschaltbild einer Schaltungsanordnung gemäß der Erfindung,

Fig. 4 Zeitdiagramme von Signalen bei einem Empfang von verzerr­ ten Datensignalen,

Fig. 5 ein Schaltbild einer Schaltungsanordnung gemäß der Erfin­ dung, und

Fig. 6 Zeitdiagramme von Signalen an verschiedenen Punkten der Schaltungsanordnung.

Bei der in Fig. 3 dargestellten Schaltungsanordnung, die als Im­ pulsgeber IG entsprechend Fig. 1 einsetzbar ist, erzeugt ein Taktgeber TG Taktimpulse T 1 und T 2. Die Taktimpulse T 2 haben die halbe Folgefrequenz der Taktimpulse T 1 und werden aus die­ sen durch Frequenzteilung, beispielsweise mittels eines Flip­ flops erzeugt. Die Taktimpulse T 1 und T 2 werden den verschie­ denen Baueinheiten der Schaltungsanordnung zugeführt, wobei nur die Zuführung zu einer Schaltstufe SS dargestellt ist. Die Fol­ gefrequenz der Taktimpulse T 1 ist beispielsweise gleich der 128fachen Nennfolgefrequenz der Datensignale D.

Weitere Einzelheiten der Schaltungsanordnung werden im folgen­ den im Zusammenhang mit den in Fig. 4 dargestellten Zeitdia­ grammen näher erläutert, bei denen in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen, sowie Zählerstände ZS eines Zählers Z analog dargestellt sind.

Die Datensignale D liegen an einer Synchronisierstufe SYS an, in der sie mit den Taktimpulsen T 1 synchronisiert werden. Wenn ein Datensignal D den Binärwert 1 annimmt, erzeugt die Syn­ chronisierstufe SYS einen Ladeimpuls L, der den Zähler Z durch Anfangswertsignale ANS auf einen Anfangswert AN, beispielswei­ se 64 einstellt und eine Freigabestufe FR zurücksetzt sowie über die Synchronisationsstufe SYS ein Sperrsignal S 1 für die Schaltstufe SS aufhebt. Außerdem erzeugt die Synchronisier­ stufe SYS ein Umschaltsignal D 3 für die Taktimpulse T 1 und T 2 das die Taktimpulse T 2 über die Schaltstufe SS als Taktimpulse T 3 zum Zähler Z durchschaltet. Die Taktimpulse T 3 schalten den Zähler Z fort und zählen ihn abwärts bis zu einem Endwert EN, beispielsweise 0. Sobald er einen Zählerstand 32 erreicht, der dem halben Anfangswert AN entspricht, gibt er ein Signal Z 1 ab, das die Freigabestufe FR setzt und zum Er­ zeugen eines Freigabesignals FR 1 veranlaßt, da dann das Daten­ signal D eine Impulsdauer von mindestens 50% der Solldauer im unverzerrten Fall aufweist. Andernfalls würde sofort durch das Sperrsignal S 1 die Abgabe der Taktimpulse T 3 gesperrt werden und damit das Zählen beendet werden.

Falls die Datensignale D unverzerrt sind, wird das entspre­ chende Datensignal D zum Zeitpunkt t 1 genau in seiner Mitte durch den Empfangstakt ET abgetastet und der Zähler Z erreicht den Endwert EN mit dem Wert 0 gerade dann, wenn das Datensignal D seinen Binärwert von 1 nach 0 ändert. In diesem Fall gibt er ein Endwertsignal ES an eine Ausgangsstufe AS ab. Mit der Ände­ rung des Binärwertes gibt die Synchronisierstufe SYS auch ein Freigabesignal FR 2 an die Ausgangsstufe AS ab und diese erzeugt ein Synchronisationssignal SY, das zur Einstellung der Phasen­ lage der Empfangstakte ET dient. Außerdem wird durch das Synchronisationssignal SY das Sperrsignal S 1 erzeugt, mit dem die Schaltstufe SS gesperrt wird und das Zählen beendet wird. Zum Zeitpunkt t 2 wird das Datensignal D wieder in seiner Mitte durch einen Empfangstakt ET abgetastet. Mit der nächsten Ände­ rung des Binärwerts des Datensignals D wiederholt sich dann ein ähnlicher Vorgang und das Datensignal D wird zum Zeitpunkt t 3 erneut abgetastet.

Falls das Datensignal D verzerrt ist und bereits zum Zeitpunkt t 4 seinen Binärwert von 1 nach 0 ändert, bevor der Zähler Z seinen Endwert EN erreicht, gibt die Synchronisierstufe SYS als Umschaltsignal das Datensignal D 4 an die Schaltstufe SS ab und diese schaltet nun die Taktimpulse T 1 mit der höheren Folge­ frequenz zum Zähler Z durch, so daß dieser schneller seinen Endwert EN erreicht und zum Zeitpunkt t 5 das Synchronisations­ signal SY entsprechend früher abgegeben wird. Damit wird die Phasenlage der Empfangstakte ET neu eingestellt, so daß das entsprechende Datensignal D zum Zeitpunkt t 6 näher zu seiner Mitte hin abgetastet wird. Zwischen den Zeitpunkten t 6 und t 9 wiederholen sich dann ähnliche Vorgänge wie zwischen den Zeit­ punkten t 2 und t 5 und zum Zeitpunkt t 8 wird das entsprechende Datensignal D wieder näher zu seiner Mitte hin abgetastet als dies ohne die Umschaltung der Taktimpulse T 1 und T 2 erfolgen würde.

Falls ein Datensignal D länger als die Solldauer im unver­ zerrten Fall dauert, erzeugt der Zähler Z ein Zählsignal. Die­ ses Zählsignal Z 2 liegt an einer Sperrstufe SP an, die dann ein Sperrsignal S 2 erzeugt, mit dem über die Synchronisationsstufe SY ebenfalls die Schaltstufe SS durch das Sperrsignal S 1 ge­ sperrt wird. Außerdem wird die Synchronisierstufe SYS gesperrt und die Polarität der Datensignale D wird invertiert, da diese keine Solldauer haben dürfen, die größer als 103% ist. Mit der nächsten Änderung des Binärwerts des Datensignals D wiederholen sich dann die entsprechenden Vorgänge wie bei den übrigen Ände­ rungen.

Der Zähler Z kann anstelle von abwärts auch aufwärts gezählt werden. In diesem Fall stellt ihn beispielsweise das Anfangs­ wertsignal ANS immer auf den Anfangswert AN von 0 ein und die Taktimpulse T 3 zählen ihn dann bis zu einem Endwert EN von 64 hoch.

Bei der Darstellung in Fig. 4 sind die Datensignale D infolge von Verzerrungen bis zu 50% verkürzt. Die entsprechenden un­ verzerrten Datensignale D sind gestrichelt dargestellt. Die Synchronisationssignale SY werden infolge der verzerrten Daten­ signale D nicht immer an deren Flanken, sondern durch den Zähler Z erzeugt, der jeweils von dem vorgegebenen Anfangs­ wert AN bis zu dem vorgegebenen Endwert EN gezählt wird. Bei jedem Erreichen des Endwerts EN wird das Synchronisationssignal SY erzeugt, mit dem der Empfangstakt ET synchronisiert wird. Am Ende jedes Datensignals D mit abfallenden Flanken wird von den Taktimpulsen T 2 mit niedriger Folgefrequenz auf die Takt­ impulse T 1 mit hoher Folgefrequenz umgeschaltet, so daß der Endwert EN schneller erreicht wird und der Empfangstakt ET vor­ eilend synchronisiert werden kann. Zu den Zeitpunkten t 4 und t 8 wird jeweils auf die Taktimpulse T 1 mit der höheren Folge­ frequenz umgeschaltet und zu den Zeitpunkten t 5 und t 9 werden die voreilenden Synchronisationssignale SY erzeugt.

Das in Fig. 5 dargestellte Schaltbild der Schaltungsanordnung wird im folgenden zusammen mit den in Fig. 6 dargestellten Zeit­ diagrammen näher erläutert, bei denen in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen sowie die Zählerstände ZS des Zählers Z analog dargestellt sind.

Bei dem in Fig. 5 dargestellten Schaltbild der Schaltungsanord­ nung ist ein Taktgeber TG vorgesehen, der Taktimpulse T 1, , und T 2 erzeugt, wobei die Taktimpulse T 1 die doppelte Folge­ frequenz aufweisen wie die Taktimpulse T 2 und die Taktimpulse den invertierten Taktimpulsen T 1 entsprechen. Die Folge­ frequenz der Taktimpulse T 1 ist beispielsweise gleich der 128­ fachen Folgefrequenz der unverzerrten Datensignale D.

Zu Beginn wird die Schaltungsanordnung durch ein Rücksetzsignal R zurückgesetzt, das in der dargestellten Weise an den Bautei­ len anliegt und Flipflops F 1 bis F 3, F 8 und F 9 zurücksetzt. Die Datensignale D liegen an einem Eingang eines Antivalenzglieds A an, unter dessen Verwendung die Polarität der Datensignale D gegebenenfalls invertiert werden kann. Das Antivalenzglied A gibt an seinem Ausgang das Datensignal D 1 ab, das am Taktein­ gang des Flipflops F 1 anliegt, an dessen Dateneingang der Bi­ närwert 1 anliegt. Wenn zum Zeitpunkt t 1 der Binärwert des Da­ tensignals D sich beispielsweise von 0 nach 1 ändert, ändert sich, unter der Voraussetzung, daß das Flipflop F 9 zurückge­ setzt ist, der Binärwert des Datensignals D 1 am Ausgang des Antivalenzglieds A ebenfalls von 0 nach 1 und das Flipflop F 1 wird gesetzt. Der Ausgang des Flipflops F 1 ist mit dem Daten­ eingang des Flipflops F 2 verbunden, an dessen Takteingang die Taktimpulse T 1 anliegen und das zusammen mit dem Flipflop F 3 zur Synchronisation der Datensignale D bzw. D 1 mit den Takt­ impulsen T 1 und dient. Mit dem nächsten Taktimpuls T 1 wird das Flipflop F 2 gesetzt.

Der nichtinvertierende Ausgang des Flipflops F 2 ist mit einem Eingang eines NOR-Glieds N 2, mit dem Dateneingang des Flipflops F 3, mit dem Rücksetzeingang eines Flipflops F 4 und mit einem ersten Eingang eines NAND-Glieds N 1 verbunden, dessen zweiter Eingang mit dem invertierenden Ausgang des Flipflops F 3 verbun­ den ist. Da das Flipflop F 3 zurückgesetzt ist, gibt das NAND- Glied N 1 den Ladeimpuls L mit dem Binärwert 0 ab, der durch An­ fangswertsignale ANS mit den Binärwerten 1 000 000 den Wert 64 in den Zähler Z lädt und über einen Inverter I ein Flipflop F 5 zu­ zurücksetzt. Das Freigabesignal FR 1 am invertierenden Ausgang des Flipflops F 5 gibt ein UND-Glied U 2 frei.

Der invertierende Ausgang des Flipflop F 2 ist mit dem Daten­ eingang des Flipflops F 4 verbunden, an dessen Takteingang die Taktimpulse T 1 anliegen. Das Flipflop F 4 ist bereits zurückge­ setzt, so daß mit dem nächsten Taktimpuls T 1 keine Änderung des Zustands des Flipflops F 4 erfolgt.

An dem Takteingang des Flipflops F 3 liegen die Taktimpulse an und mit dem nächsten Taktimpuls wird auch dieses Flip­ flop F 3 gesetzt. Damit nimmt der Ladeimpuls L wieder den Binär­ wert 1 an, und er setzt ein weiteres Fllpflop F 6, das durch ein Sperrsignal S 1 zwei NAND-Glieder N 3 und N 4 freigibt. Diese sind jeweils mit einem Ausgang des Flipflops F 3 verbunden, und an ihnen liegen einerseits die Datensignale D 3 und D 4 als Umschal­ tesignale und andererseits die Taktimpulse T 1 bzw. T 2 an. Da das Flipflop F 3 gesetzt ist, werden über das NAND-Glied N 3 in­ vertierte Taktimpulse T 2 abgegeben und über ein UND-Glied U 1 als Taktimpulse T 3 dem Zähler Z zugeführt. Dieser beginnt da­ mit, von seinem Anfangswert 64 bis zu einem Endwert abwärts zu zählen.

Sobald der Zähler Z zum Zeitpunkt t 2 seinen Zählerstand 32 er­ reicht hat, gibt er ein entsprechendes Zählersignal Z 1 ab, das am Dateneingang des Flipflops F 5 anliegt und dieses setzt. Das Freigabesignal FR 1 am invertierenden Ausgang dieses Flipflops F 5 sperrt nun das UND-Glied U 2. Das Flipflop F 5 bildet im we­ sentlichen die Freigabestufe FR, und es gibt die Schaltungsan­ ordnung erst dann frei, wenn die Daten jeweils länger als 50% ihrer Solldauer sind. Andernfalls würde das UND-Glied U 2 ein Rücksetzsignal erzeugen, das die Schaltstufe SS sperrt.

Zum Zeitpunkt t 3 nimmt das Datensignal D wieder den Binärwert 0 an, und damit nimmt auch das Datensignal D 1 den Binärwert 0 an. Über ein NOR-Glied N 5, an dessen erstem Eingang das Datensignal D 1 anliegt und dessen zweiter Eingang mit dem invertierenden Ausgang des Flipflops F 1 verbunden ist, sowie über ein ODER- Glied O 1 wird das Flipflop F 1 zurückgesetzt. Mit dem nächsten Taktimpuls T 1 wird auch das Flipflop F 2 zurückgesetzt. In ent­ sprechender Weise setzt der nächste Taktimpuls das Flipflop F 3 zurück. Der nächste Taktimpuls T 1 setzt das Flipflop F 4 und dieses wiederum hält durch ein Setzsignal SE das Flipflop F 5 im gesetzten Zustand.

Mit dem Rücksetzen des Flipflops F 3 wird das NAND-Glied N 3 ge­ sperrt und das NAND-Glied N 4 freigegeben. Dieses schaltet durch die Datensignale D 4 nun die Taktimpulse T 1 mit der doppelten Frequenz zum Zähler Z durch, so daß dieser seinen Endwert 0 schneller erreicht.

Sobald der Zähler Z seinen Endwert 0 erreicht hat, gibt er an seinem Ausgang zum Zeitpunkt t 4 als Endwertsignal ES ein Über­ laufsignal mit dem Binärwert 0 ab, das über das NOR-Glied N 2 ein Flipflop F 7 setzt. An seinem Ausgang gibt das Flipflop F 7 das Synchronisationssignal SY ab.

Das Synchronisationssignal SY setzt über ein ODER-Glied O 2 das Flipflop F 6 zurück, das seinerseits durch das Sperrsignal S 1 die NAND-Glieder N 3 und N 4 sperrt und ein weiteres Zählen des Zählers Z verhindert. Mit dem nächsten Taktimpuls T 2 wird das Flipflop F 7 wieder zurückgesetzt, und damit wird das Synchronisations­ signal SY wieder beendet. Das Synchronisationssignal SY stellt die Phase des Empfangstaktes ET neu ein, und zum Zeitpunkt t 5 wir das Datensignal D erneut abgetastet. Ein ähnlicher Vorgang wie nach dem Zeitpunkt t 1 wiederholt sich nach dem Zeitpunkt t 6. Falls sich der Binärwert des Datensignals D zu spät ändert und der Zähler Z vorher seinen Endwert erreicht und das Endwertsignal ES abgibt, gibt das NOR-Glied N 2 kein Setzsignal an das Flipflop F 7 ab, da das Flipflop F 2 gesetzt ist und dadurch das NOR-Glied N 2 gesperrt ist.

Falls der Zähler Z vor der Änderung des Binärwerts des Datensignals D von 1 nach 0 einen Zählerstand erreicht hat, der einer Verzerrung des Datensignals D um mehr als 100% zugeordnet ist, gibt er über ein UND-Glied U 3 ein Zählersignal Z 2 an ein Flipflop F 8 ab, das dieses setzt und an seinem Ausgang ein Sperrsignal S 2 abgibt. Dieses Sperrsignal S 2 setzt ebenfalls das Flipflop F 6 zurück und verhindert die Abgabe von weiteren Taktimpulsen T 1 oder T 2 an den Zähler Z. Weiterhin setzt es das Flipflop F 1 zurück und setzt ein Flipflop F 9, dessen Ausgang mit dem Antivalenzglied A verbunden ist. Das Antivalenzglied A invertiert nun das Datensignal D, und mit der nächsten Änderung des Binärwerts des Datensignals D zum Zeitpunkt t 6 wiederholt sich ein ähnlicher Vorgang wie zwischen den Zeitpunkten t 1 und t 2.

Claims (11)

1. Schaltungsanordnung zum Erzeugen von Synchronisationssigna­ len bei einer Übertragung von Daten von einer Sendeeinheit zu einer Empfangseinheit, wobei die Daten durch binär codierte Da­ tensignale (D) übertragen werden, die für die Wiedergewinnung der übertragenen Daten durch Empfangstakte (ET) abgetastet wer­ den und wobei die Empfangstakte (ET) durch den Datensignalen (D) zugeordnete Synchronisationssignale (SY) phasenmäßig unter Verwendung eines Zählers (Z) synchronisiert werden, der durch Taktimpulse (T 3), deren Folgefrequenz wesentlich größer ist als die Folgefrequenzen der Datensignale (D) jeweils von einem An­ fangswert (AN) bis zu einem Endwert (EN) fortgeschaltet wird und der Zähler (Z) jeweils von einem konstanten Anfangswert (AN) bis zu einem konstanten Endwert (EN) fortschaltbar ist, wobei weiterhin eine Synchronisationsstufe (SYS) vorgesehen ist, an der die Datensignale (D) anliegen, die bei jeder Änderung des Binärwertes der Datensignale (D) von einem ersten Binärwert (0) zu einem zweiten Binärwert (1) ein Ladesignal (L) erzeugt und dem Zähler (Z) eine Schaltstufe (SS) vorgeschaltet ist, so daß der Zähler (Z) Taktimpulse (T 3) unterschiedlicher Periodendauer bekommt, dadurch gekennzeichnet, daß das Ladesignal (L) den Zähler (Z) auf seinen Anfangswert (AN) einstellt und die Synchronisationsstufe (SYS) bei jeder Änderung der Binärwerte der Datensignale (D) Umschaltsignale (D 3, D 4) erzeugt, wobei die Umschaltsignale (D 3, D 4) an der Schaltstufe (SS) an­ liegen, die immer dann, wenn ein Datensignal (D) den ersten Binärwert (0) aufweist, erste Taktimpulse (T 1) höherer Folgefrequenz und immer dann, wenn es den zweiten Binärwert (1) auf­ weist, zweite Taktimpulse (T 2) mit niedrigerer Folgefrequenz zum Zähler (Z) durchschaltet, und daß eine Ausgangsstufe (AS) vorgesehen ist, die immer dann ein Synchronisationssignal (SY) abgibt, wenn der Zähler (Z) seinen Endwert (EN) erreicht.

2. Schaltungsanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Schaltstufe (SS) nach dem Auftreten jedes Synchronisationssignals (SY) den Zähler (Z) sperrt.

3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die Folgefrequenz der ersten Taktimpulse (T 1) doppelt so groß ist wie die Folgefrequenz der zweiten Taktimpulse (T 2).

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Synchro­ nisationsstufe (SYS) ein Freigabesignal (FR 2) erzeugt und an die Ausgangsstufe (AS) abgibt und dort die Abgabe der Synchro­ nisationssignale (SY) nur dann freigibt, wenn das Datensignal (D) den ersten Binärwert (0) aufweist.

5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Frei­ gabestufe (FR) vorgesehen ist, die beim Erreichen eines vorge­ gegebenen Zählerstandes des Zählers (Z) ein Freigabesignal (FR 1) an die Synchronisationsstufe (SYS) abgibt, so daß die Synchro­ nisationsstufe (SYS) bei Erreichen des Endwertes (EN) des Zäh­ lers (Z) ein Synchronisationssignal (SY) abgeben kann.

6. Schaltungsanordnung nach Anspruch 5, dadurch ge­ kennzeichnet, daß die Freigabestufe (FR) ein Flip­ flop (F 5) enthält, das durch ein dem vorgegebenen Zählerstand zugeordnetes Zählersignal (Z 1) gesetzt und durch das Ladesignal (L) zurückgesetzt wird, und an dessen invertierendem Ausgang das Freigabesignal (FR 1) abgegeben wird.

7. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Sperr­ stufe (SP) vorgesehen ist, die beim Überschreiten eines vorge­ gebenen Zählerstandes durch den Zähler (Z) ein Sperrsignal (S 2) an die Synchronisationsstufe (SYS) abgibt, mittels dessen dort die Polarität der Datensignale (D) invertiert wird und ein Sperr­ signal (S 1) erzeugt wird, mit dem in der Schaltstufe (SS) die Taktimpulse (T 1, T 2) gesperrt werden.

8. Schaltungsanordnung nach Anspruch 7, dadurch ge­ kennzeichnet, daß die Synchronisationsstufe (SYS) ein Antivalenzglied (A) enthält, an dessen Eingang die Datensignale (D) anliegen und an dessen anderem Eingang ein Ausgangssignal eines Flipflops (F 9) anliegt, das durch das Sperrsignal (S 2) in die jeweils entgegengesetzte Lage gekippt wird.

9. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Synchro­ nisationsstufe (SYS) ein Flipflop (F 2) enthält, mit dem die Da­ tensignale (D) mit den Taktimpulsen (T 1) synchronisierbar sind.

10. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (Z) jeweils vom vorgegebenen Anfangswert (AN) bis zum vorge­ gebenen Endwert (EN) abwärts gezählt wird.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß ein der Ausgangsstufe (AS) zugeführtes Ausgangssignal (ES) des Zählers (Z) einem Über­ laufsignal des Zählers (Z) zugeordnet ist.