DE3835259C2 - Schaltungsanordnung zum Empfang von seriell übertragenen digitalen Daten - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Empfang von seriell übertragenen digitalen Daten nach dem Oberbegriff des Patentanspruchs 1.

Bei der seriellen Übertragung digitaler Daten ist es notwendig, empfangsseitig einen Steuertakt zu erzeugen, wenn ein solcher Takt nicht von der Datenübertragungsstrecke mitgeliefert wird. Dieser empfangsseitig erzeugte Steuertakt muß in seiner Phase laufend an die Phasenlage der Frequenz angepaßt werden, die sich aus der Da­ tenbitrate des empfangenen Signals ergibt.

Eine Schaltungsanord­ nung zum Synchronisieren des empfangsseitig erzeugten Taktsignals mit bei digitaler Informationsübertragung empfangenen Taktsignalen in Fernmeldeanlagen ist aus der DE-PS 34 31 419 bekannt. Dabei handelt es sich um einen digital gesteuerten Regelkreis, welcher feststellen kann, ob die Phase des empfangsseitig erzeugten Taktes der Phase eines empfangenen Taktes voreilt oder nacheilt. In Ab­ hängigkeit davon wird der empfangsseitig angeordnete Taktgeber verzögert oder beschleunigt. Derartige Phasenregelschleifen, auch unter dem Begriff PLL (phase-locked-loop) bekannt, verlangen einen relativ genauen Taktgeber, der innerhalb der Regelintervalle nicht wesentlich von der Frequenz des empfangenen Taktsignals abweichen darf, damit jederzeit eine schnelle Anpassung der Phasenlage mög­ lich ist. Es ist außerdem nachteilig, wenn Regelvorgänge zu oft stattfinden müssen, weil sich die Phasenlage zu schnell oder zu oft ändert.

Aus der DE 34 30 751 A1 ist ein Verfahren zur Synchronisation eines Funkempfängers bekannt. Bei diesem Verfahren besteht die Aufgabe, für die Rücksetzung eines sendeseitigen Bittaktes aus einem empfangsseitig ankommenden Signal, welches eine starke Störüberlagerung aufweist, dennoch ein eindeutiges Kriterium für die Nachregelung der Phase der empfangsseitigen Taktver­ sorgung auf die Bitphase des ankommenden Signals zu gewinnen. Hierzu wird ein jedes Bit mehrfach abgetastet, um festzustel­ len, ob während seiner Dauer Signaleinbrüche vorliegen. Zu diesem Zweck werden die einzelnen Abtastwerte in ein Schiebe­ register übernommen und daraus über Integratoren einzelne Ab­ tastwerte gebildet. Diese Integrationswerte werden werden Um­ wertern zugeführt, in denen sie mit einer graden Funktion gewichtet werden. Die gewichteten Summenwerte werden im Rhyth­ mus einer Bitperiode über einen Schalter und einen Summierer einem Bewerter zugeführt. Von diesem Bewerter wird im Rhythmus von jeweils n Bitperioden die Phasenlage des Maxima der einzelnen übergeordneten Summenwerte ermittelt und das entsprechende Ergebnis einer Auswerteeinrichtung zugeführt. Diese Auswerte­ einrichtung beeinflußt dann einen Taktgeber, so daß eine Pha­ senregelung auch bei einem gestörten Eingangssignal stattfinden kann. Die dafür notwendige Schaltungsanordnung ist relativ auf­ wendig, und das Einstellen der Phasenlage, d. h. die Synchroni­ sierung nimmt relativ lange Zeit in Anspruch.

Ein Verfahren zur Rückgewinnung des bei einen Datenübertra­ gungssystem empfangsseitig benötigten Taktes und eine Vorrich­ tung zur Durchführung des Verfahrens ist aus der DE 31 30 482 A1 bekannt. Es handelt sich dabei um eine digital arbeitende Phasenregelschleife, welche zwei Flip-Flops und eine Logik­ schaltung aufweist. Mit Hilfe der Logikschaltung wird festge­ stellt, ob eine Impulsflanke der Datenbits zu früh oder zu spät ankommt und in Abhängigkeit davon eines der beiden Flip-Flops in seine Arbeitslage gebracht. Zwischen dem Taktgeber und dem Taktausgang ist eine Frequenz-Untersetzerschaltung angeordnet, welche von den beiden Flip-Flops in ihrem Teilerverhältnis be­ einflußbar ist. Dieses Teilerverhältnis wird vergrößert, so daß die Frequenz des Ausgangstaktes vorübergehend langsamer wird, wenn eine Taktflanke später eintrifft als sie erwartet wird. Wenn eine Taktflanke des Datensignals früher eintrifft, so wird das andere Flip-Flop in seine Arbeitslage gebracht, so daß das Teilerverhältnis verringert wird, so daß sich am Ausgang vor­ übergehend eine höhere Frequenz ergibt.

Zur Sicherstellung der Funktion einer derartigen Anordnung ist es erforderlich, daß rechtzeitig vor dem Datenbeginn ein Start­ signal abgegeben wird, um den Frequenzteiler und die Logik­ schaltung in eine definierte Ausgangslage zu bringen. Es ist außerdem vorgesehen, daß Regelvorgänge nur dann stattfinden, wenn die Abweichungen der Taktflanken des Datenstroms und des synchronisierten Ausgangstaktes eine vorgegebene Toleranzgrenze überschreitet. Dadurch ergibt sich eine relativ aufwendige Logikschaltung, welche nicht in allen Einzelheiten dargestellt ist.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung vorzustellen, womit eine Phasenregelschleife vermieden wird, ohne daß an die Genauigkeit des empfangsseitig angeordneten Taktgenera­ tors hohe Anforderungen gestellt werden müssen. Der empfangsseitig angeordnete Taktgenerator soll als freilaufender Generator mit ei­ ner relativ großen Toleranz ausgeführt werden können.

Zur Lösung dieser Aufgabe sind Merkmale vorgesehen, wie sie im Pa­ tentanspruch 1 angegeben sind.

Damit wird in vorteilhafter Weise erreicht, daß keine Vergleichs­ schaltungen erforderlich sind, um die Phasenlage des örtlich erzeug­ ten Taktes an die Phasenlage des empfangenen Taktes anpassen zu kön­ nen. Die Daten und ein dazu synchroner Steuertakt werden durch die­ gitale Schaltmittel aus dem empfangenen Datenstrom gewonnen.

Mit dem in den Unteransprüchen angegebenen Weiterbildungen der Er­ findung werden Möglichkeiten für eine optimale Anwendung der erfin­ dungsgemäßen Schaltungsanordnung aufgezeigt.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Prinzipschaltbild der Anordnung,

Fig. 2 ein Detailschaltbild von Schieberegister, Auswerte­ logik und Zähler,

Fig. 3 ein Zeitdiagramm zu Fig. 2,

Fig. 4 das Prinzipschaltbild eines Taktgenerators,

Fig. 5 die Erweiterung der Schaltungsanordnung für die Bil­ dung von Bytes.

Die von einer Sendestelle ankommenden Datenbits DB gelangen an den Eingang eines Schieberegisters SR, wie es in Fig. 2 im einzelnen dar­ gestellt ist. Dieses Schieberegister SR wird von einem Abtast- und Zähltakt AZT weiter geschaltet, dessen Frequenz so hoch ist, daß ein Bit mindestens dreimal abgetastet werden kann. Die Ausgänge des Schie­ beregisters SR sind mit einer Auswertelogik AL verbunden, die aus ver­ schiedenen Gattern EO, UG und OG besteht. Mit diesen Verknüpfungen wird ein Signal D gewonnen, welches an den Dateneingang eines D-Flip- Flops FFD angelegt wird. Dieses D-Flip-Flop FFD wird von einem Steu­ ertakt TA getaktet, so daß an seinem Ausgang ein Signal DA erscheint, welches den ankommenden Datenbits DB entspricht und lediglich eine durch Laufzeiten und logische Verknüpfungen bedingte Verzögerung auf­ weist.

In der Fig. 2 ist ein Ausführungsbeispiel dargestellt, wobei das Schieberegister SR drei Stufen und der Zähler Z drei Zählschritte auf­ weisen. Ein ankommendes Datenbit DB wird mit der unmittelbar darauf­ folgenden Taktflanke des Abtast- und Zähltaktes AZT in die erste Stufe des Schieberegisters SR übernommen, so daß es am Ausgang SR1 der er­ sten Stufe erscheint. Mit den nächsten Taktflanken des Abtast- und Zähltaktes AZT wird das Bit zunächst in die zweite Stufe und dann in die dritte Stufe des Schieberegisters SR geschoben. Ein Bitwechsel wird dabei immer dann festgestellt, wenn die erste Stufe (SR1) und die zweite Stufe (SR2) unterschiedliche Potentiale aufweisen. Dieser Schaltzustand wird durch ein Exklusiv-ODER-Gatter EO erkannt, welches an den invertierenden Ausgang der ersten Stufe des Schieberegisters und an den Ausgang SR2 der zweiten Stufe des Schieberegisters ange­ schlossen ist. Mit dem Ausgangssignal des Exklusiv-ODER-Gatters wer­ den die zum Zähler Z gehörenden UND-Gatter UG3 und UG4 sowie ein ODER-Gatter OG2 so beeinflußt, daß der Zähler Z eine vorbestimmte La­ ge einnimmt. Dies ist immer dann der Fall, wenn die Potentiale an den Ausgängen der ersten und der zweiten Stufe des Schieberegisters (SR1 und SR2) ungleich sind, wie dies in Fig. 3 dargestellt ist. Dabei kann eine verkürzte Taktperiode VP auftreten, wenn die Zählerstellung anders ist, als sie bei einem Bitwechsel sein sollte. Entsprechend der vorgegebenen Frequenz des Abtast- und Zähltaktes AZT, welche min­ destens das Dreifache der Bitrate hat, muß der Zähler entsprechend viele Zählschritte, im vorgegebenen Beispiel 3, aufweisen. Dadurch ergibt sich am Ausgang des Zählers Z ein Steuertakt TA, womit ein D-Flip-Flop FFD getaktet wird, welches die am Ausgang D der Auswer­ telogik AL erscheinende Signalfolge übernimmt. Da der Zähler Z ent­ sprechend der vorgegebenen Anzahl von Zählschritten zugleich als Tei­ ler wirkt, ergibt sich eine normale Taktperiode NP, wie sie in Fig. 3 unter Z3 dargestellt ist. Diese Impulsfolge entspricht dem invertierten Steuertakt TA.

Die in der Auswertelogik befindlichen UND-Gatter UG1 und UG2 sind mit ihren Ausgängen an ein ODER-Gatter OG1 angeschlossen und mit ihren Eingängen so mit dem Schieberegister SR verbunden, daß am Ausgang D der Auswertelogik AL immer dann ein Bit mit der Bedeu­ tung 1 erscheint, wenn sich ein empfangenes Datenbit DB in der zwei­ ten Stufe (SR2) des Schieberegisters SR befindet. Dabei wird durch die UND-Gatter UG1 und UG2 gleichzeitig ermittelt, welchen Schalt­ zustand die benachbarten Stufen (SR1 und SR3) des Schieberegisters SR eingenommen haben. Die einzelnen sich ergebenden Schaltzustände sind im Diagramm in Fig. 3 dargestellt.

Der Zähler Z ist in dem hier gezeigten Beispiel als Ringzähler aus­ geführt, so daß sich eine Schaltfolge ergibt, wie sie in Fig. 3 in den mit Z1 bis Z3 bezeichneten Linien dargestellt ist. Es ergibt sich dabei, wie bereits beschrieben worden ist, eine normale Takt­ periode NP, welche lediglich dann zu einer verkürzten Taktperiode VP wird, wenn bei einem Bitwechsel nicht der richtige Zählschritt vorliegt. An Stelle eines Zählers Z, wie er in Fig. 2 dargestellt ist, könnte auch ein andersartig aufgebauter Zähler, z. B. ein Bi­ närzähler mit einer nachgeschalteten Dekodierung angewendet werden. Wichtig ist lediglich, daß die Anzahl der Zählschritte mit der An­ zahl der Stufen des Schieberegisters SR übereinstimmt, wobei die Frequenz des Abtast- und Zähltaktes zu berücksichtigen ist.

In Fig. 4 ist das Prinzipschaltbild eines Taktgenerators TG darge­ stellt, welcher den Abtast- und Zähltakt AZT liefert. Dieser Takt­ generator TG besteht in dem hier gezeigten Beispiel aus einem span­ nungsgesteuerten Oszillator VCO, dessen Frequenz durch eine an sei­ nem Eingang anliegende sich ändernde Spannung beeinflußt werden kann. Mit einem Frequenzzähler FZ, welcher durch den Abtast- und Zähltakt AZT getaktet wird, und welcher beim Erscheinen einer Re­ ferenzfrequenz RF jeweils auf einen Binärwert eingestellt wird, mit welchen ein Frequenz-Multiplikationsfaktor M eingegeben wird, wird der Eingang eines Takt-Flip-Flops T-FF beeinflußt. An den Ausgang dieses Takt-Flip-Flops T-FF ist ein Integrator I angeschaltet, wel­ cher die von dem Takt-Flip-Flop T-FF abgegebenen Impulse zu einem Analogwert integriert. Die Höhe des dadurch entstehenden analogen Spannungspegels veranlaßt den spannungsgesteuerten Oszillator VCO, seine Frequenz zu verändern. Die Frequenz des spannungsgesteuerten Oszillators VCO kann dabei Toleranzen aufweisen, wie dies in Fig. 3 dargestellt ist. Der in Fig. 3 dargestellte Abtast- und Zähltakt AZT weist eine Frequenz auf, die geringfügig kleiner ist als das Dreifache der Bitrate. Bei dem in Fig. 3 zeichnerisch dargestellten Beispiel handelt es sich um einen Abtast- und Zähltakt, der nur ein Vielfaches von n = 0,96 × 3 der Bitrate aufweist. Wenn sich dadurch Taktverschiebungen ergeben sollten, so wird, wie bereits beschrieben worden ist, der Zähler Z beim Auftreten eines Bitwechsels zwangsläu­ fig auf einen vorbestimmten Wert eingestellt.

In Fig. 5 ist eine Erweiterung der Schaltungsanordnung dargestellt, welche einen Seriell-Parallel-Wandler SPW, ein Register REG, eine Decodierung DEC sowie eine Steuereinrichtung SE enthält. Der Seriell-Parallel-Wandler SPW nimmt dabei die seriell empfangenen Daten (DA) auf, welche nach einer vorgegebenen Menge von Bits in das Register REG übernommen werden. Dies geschieht durch eine Steuer­ einrichtung SE. Mit einer dem Register REG nachgeschalteten Decodie­ rung werden Datenbytes zusammengestellt, welche zur weiteren Ver­ arbeitung abgegeben werden. Die Steuereinrichtung SE liefert dazu einen Byte-Takt BT. Außerdem kann ein von der Auswertelogik AL er­ zeugtes Fehlersignal FA von der Steuereinrichtung SE zu einer Feh­ lermeldung FM verarbeitet werden.

Für das Erzeugen von Fehlermeldungen FM ist es notwendig, daß jedes Bit mehr als dreimal abgetastet wird. Entsprechend der damit gewähl­ ten Frequenz des Abtast- und Zähltaktes AZT muß dann das Schiebere­ gister SR mehr Stufen und der Zähler Z mehr Zählschritte aufweisen. Durch eine erweiterte Auswertelogik AL kann mit besonderen Ver­ knüpfungen erkannt werden, ob unzulässige Potentialwechsel im Bit­ strom stattfinden. Die Steuereinrichtung SE nimmt diese Fehlersi­ gnale FA auf und gibt dann eine Fehlermeldung FM ab, wenn derartige Fehlersignale FA zu oft erscheinen.

Die gesamte Schaltungsanordnung besteht aus Komponenten, welche leicht in einem integrierten Schaltkreis zusammengefaßt werden können. Da­ bei ergibt sich der Vorteil, daß die für das Betreiben dieser Schal­ tungsanordnung notwendige hohe Frequenz des Abtast- und Zähltaktes AZT lediglich im Inneren des integrierten Schaltkreises auftritt. An den Eingängen und Ausgängen eines derartigen integrierten Schalt­ kreises erscheinen dann nur Frequenzen, die der einfachen Bitrate entsprechen und solche, die für Steuerzwecke benötigt werden. Die an den Eingängen und Ausgängen dieses integrierten Schaltkreises auftretenden Frequenzen sind also wesentlich geringer als die Fre­ quenzen, welche im Inneren des integrierten Schaltkreises vorkommen können.

Claims (4)

1. Schaltungsanordnung zum Empfang von seriell übertragenen digitalen Daten, wobei aus dem Datenstrom sowohl die Daten selbst als auch ein dazu synchroner Steuertakt für die Weiterverarbeitung gewonnen werden, ohne daß ein synchroner Arbeitstakt am Empfangsort erzeugt werden muß, dessen Phase stabil und präzise in der Mitte der Datenbits gehalten werden muß, dadurch gekennzeichnet,
daß die ankommenden Datenbits (DB) mit einem etwa ganzzahligen Vielfachen (n) der Bitrate, jedoch mindestens 3mal pro Bit­ länge, durch einen zum Datenstrom asynchronen Abtast- und Zähltakt (AZT) abgetastet und in ein n-stufiges (n ≧ 3) Schieberegister (SR) übernommen werden,
daß an die Ausgänge des Schieberegisters (SR) eine Auswerte­ logik (AL) angeschlossen ist, welche einen Bitwechsel erkennt und dann einen vom Abtast- und Zähltakt (AZT) gesteuerten Zäh­ ler (Z) mit n Zählschritten in eine vorbestimmte Lage steuert, der danach durch den Abtast- und Zähltakt (AZT) weitergetaktet wird,
daß mit einem am Ausgang des Zählers (Z) erscheinenden Steuer­ takt (TA/Z3), dessen Arbeitsflanke im mittleren Bereich eines Datenbits (DB) liegt, ein Flip-Flop (FFD) gesteuert wird, wel­ ches von einem Ausgang (D) der Auswertelogik (AL) die Datenbits übernimmt und sie an einem seiner Ausgänge als Datensignal (DA) abgibt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Abtast- und Zähltakt mit einem größeren ganzzahligen Vielfachen (n < 3) der Datenbitrate vorgesehen ist, und daß die zwischen dem Schieberegister (SR) mit n Stufen und dem Zähler (Z) mit n Zählschritten geschaltete Auswertelogik (AL) so erweitert ist, daß an einem zusätzlichen Fehlerausgang (F) ein fälschlicher Potentialwechsel im Datenstrom erkannt wer­ den kann.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Erzeugung des Abtast- und Zähltaktes (AZT) ein frei­ laufender Taktgenerator (TG) vorgesehen ist, der aus einem in der Frequenz anpaßbaren spannungsgesteuerten Oszillator (VCO) oder einem steuerbaren digitalen Ringoszillator be­ steht, und daß dieser Taktgenerator (TG) zusammen mit allen übrigen Teilen der Schaltungsanordnung in einem einzigen in­ tegrierten Schaltkreis zusammengefaßt ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß in dem integrierten Schaltkreis zusätzlich ein Seriell- Parallel-Wandler (SPW), ein Register (REG), eine Steuerein­ richtung (SE) sowie eine Decodierung (DEC) untergebracht sind, wenn die seriell empfangenen Daten jeweils als Byte seriell ausgegeben werden sollen.