DE60120426T2

DE60120426T2 - Datenrückgewinnung mit nachführung des datenaugenmusters

Info

Publication number: DE60120426T2
Application number: DE60120426T
Authority: DE
Inventors: Sang-Hyun Yangcheon-Gu LEE; Deog-Kyoon Jeong
Original assignee: Silicon Image Inc
Current assignee: Silicon Image Inc
Priority date: 2000-08-30
Filing date: 2001-08-30
Publication date: 2007-01-04
Anticipated expiration: 2021-08-31
Also published as: ATE329407T1; KR100921110B1; DE60120426D1; US20020085656A1; KR20020077342A; AU2001288559A1; WO2002019528A2; US20070002990A1; WO2002019528A3; EP1314252A2; JP2004507963A; EP1314252B1; US7315598B2; CA2387722A1

Description

HINTERGRUND DER ERFINDUNG
Technisches Gebiet
Diese Erfindung bezieht sich allgemein auf Datenübertragung und insbesondere auf eine Datenwiederherstellung für eine serielle digitale Datenverbindung. Eine Datenwiederherstellungsvorrichtung gemäß dem Oberbegriff von Anspruch 1 ist in der EP-A-0 317 159 gezeigt.
Beschreibung der verwandten Technik
Eine Reihe von Digitaldaten-Wiederherstellungssystemen basiert auf einem Abtastwiederherstellungsverfahren, das abgetastete Daten zur Steuerung der Datenabtastzeit verwendet. Beispielsweise offenbart Rau ein Verfahren für eine serielle Datenübertragung ohne Rückkehr zu Null(NRZ-Datenübertragung; NRZ = Non-Return-To-Zero). Siehe Rau et al., „Clock/Data Recovery PLL Using Half-Frequency Clock," IEEE Journal of Solid-State Circuits, Seite 1156-1160, Nr. 7, Juli 1997. In Rau ist ein allgemeines Merkmal von Phasenregelschleifen (PLLs = Phase-Locked Loops) enthalten, die einen Phasendetektor, ein Schleifenfilter und einen spannungsgesteuerten Oszillator (VCO = Voltage-Controlled Oscillator) umfassen. Die Strukturen und der Betrieb des Schleifenfilters und des VCO sind die gleichen, die einem Fachmann allgemein bekannt sind. Ein ungewöhnliches Merkmal des Designs ist jedoch der Phasendetektor, der eine Verzögerungsschleife (DLL = Delay-Locked Loop) verwendet, um mehrere Abtasttakte zu erzeugen. Der VCO kann mit einer Taktrate laufen, die niedriger als die Datenrate ist, insbesondere mit der Hälfte der Datenrate.
Die PLL stellt den Takt auf einen eingehenden Datenstrom ein. Aufgrund der zufälligen Beschaffenheit von Daten tritt ein Datenübergang nicht zwangsläufig bei jedem Taktzyklus auf. Die Schleife muß eine Sequenz von aufeinanderfolgenden Nullen oder Einsen in dem Datenstrom handhaben. Für ein gutes Schleifenverhalten sollte das Steuersignal im allgemeinen proportional zu dem Phasenfehler sein. Bei sehr hohen Betriebsfrequenzen jedoch hängen analoge Signale von dem Datenmuster ab und werden stark nichtlinear, da sie sich während der Bitdauer nicht einschwingen. Taktwiederherstellungsschemata jedoch, die auf Abtasttechniken basieren, führen zu einheitlichen digitalen Steuerpulsen.
Der Datenstrom wird zweimal innerhalb einer Bitzeit (der Zeit zwischen empfangenen Bits) abgetastet. Die ersten der abgetasteten Daten sind die wiederhergestellten Daten und bilden den Ausgangsstrom mit der ursprünglichen Datenrate. Die zweiten abgetasteten Daten, die eine Hälfte der Bitzeit später als die ersten abgetastet werden, werden für eine Phasenentscheidung verwendet. Falls ein Datenübergang auftritt und die zweiten abgetasteten Daten gleich den ersten sind, gibt dies an, daß die Abtastphase verfrüht ist. Die Frequenz des VCO wird dann gesenkt und die Abtastphase verzögert. Falls jedoch ein Datenübergang auftritt und die zweiten abgetasteten Daten nicht gleich den ersten sind, gibt dies an, daß die Abtastphase verspätet ist. Die Frequenz des VCO wird dann erhöht und die Abtastphase wird vorgezogen. Falls es keinen Datenübergang gibt, arbeitet der Phasendetektor derart, daß keine Steuerung der Abtastphase stattfindet. Der stabile Betriebspunkt der Abtastschleife ist erreicht, wenn die zweite Abtastung genau an dem Datenübergang stattfindet. Dieser sogenannte Zweipunktbetrieb (Bang-Bang-Betrieb) kann die Takt-Signalschwankung oder zeitliche Instabilität, die auch als „Jitter" bezeichnet wird, geringer als jene machen, die durch datenabhängige und nichtlineare analoge Pulse bei hohen Frequenzen verursacht wird.
Poulton offenbart ein ähnliches Datenwiederherstellungsschema. Siehe Poulton et al., „A Tracking Clock Recovery Receiver for 4Gbps Signaling," IEEE Micro, Seite 25-26, Jan.-Feb. 1998. Das System zielt auf eine höhere Datenrate ab und verwendet einen Demultiplex-Empfänger, um Hochfrequenzdaten mit einem niederfrequenten Takt wiederherzustellen. Die Taktrate beträgt ein Zehntel der Datenrate. Daher erzeugt der Empfänger 20 Abtastwerte des eingehenden Bitstroms. Die Hälfte der Abtastwerte wird verwendet, um den wiederhergestellten Datenstrom auszugeben, während die andere Hälfte für eine Phasensteuerung wie bei Rau verwendet wird. Signale Auf und Ab werden für jedes der 10 Abtastwertpaare erzeugt und die Ergebnisse werden durch einen analogen Summierer summiert, um ein differentielles analoges Phasensteuerungs-Spannungspaar zu erzeugen. Dieser Vorgang wird unter Verwendung eines Filtersummierers mit geschaltetem Kondensator durchgeführt. Bei diesem System wird die Abtastphase durch einen Phasenverschieber und eine Verzögerungsschleife (DLL) erzeugt. Die Signale Auf/Ab steuern die Vorspannung des Phaseninterpolierers in dem Phasenverschieber und sorgen dafür, daß die Phase der Phasenverschieberausgabe entweder vorgezogen oder verzögert wird. Die 20 Phasentakte werden als die Ausgaben der aufeinanderfolgenden Verzögerungsstufe in der DLL erzeugt.
Die oben beschriebenen Systeme sind Tracking-Empfänger. Diese steuern Abtastzeitpunkte durch Verwenden von zweifach überabgetasteten Daten. Sie finden die Übergangsflanke eines Eingangsdatenstroms unter Verwendung des Zweipunktbetriebs und tasten die gültigen Daten an der Position ab, die sich die Hälfte der Bitzeit von der Übergangsflanke entfernt befindet. Falls der empfangene Datenstrom kein Jitter aufweist und nicht durch den Kanal verzerrt ist, ist die Abtastphase nicht entscheidend für das Empfängerverhalten. Falls der empfangene Datenstrom einen geringen Jitter aufweist, aber nicht durch den Kanal verzerrt ist, weicht die Abtastphase eventuell von dem Zentrum des Datenauges („data eye") ohne Leistungsver schlechterung ab. Falls der empfange Datenstrom jedoch einen Jitter aufweist, das mit einer Bitzeit vergleichbar ist, oder durch den Kanal stark verzerrt ist, hat die Abtastphasenabweichung von der Augenmitte eine große Auswirkung auf die Leistung, wie beispielsweise auf eine Bitfehlerrate (BER = Bit Error Rate). Falls zudem der Jitter nicht symmetrisch um das Übergangszentrum herum verteilt ist, kann die Augenmitte durch die obigen zwei Verfahren nicht richtig nachgeführt werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung gibt eine Datenwiederherstellungsvorrichtung und ein Datenwiederherstellungsverfahren an, die eine genaue Phasennachführung für eine serielle digitale Datenverbindung liefern können.
Eine beschriebene Ausführung der vorliegenden Erfindung gibt eine Datenwiederherstellungsvorrichtung an, die auf indirekten statistischen Bitfehlerratenmessungen basiert.
Das vorhergehende wird dadurch erreicht, daß die vorliegende Erfindung eine Datenwiederherstellung angibt, die für eine serielle digitale Datenverbindung verwendet werden kann. Sie ist insbesondere für eine Datenverbindung mit sehr hoher Geschwindigkeit geeignet, die unter einem Jitter und einer Signalformverzerrung leidet. Das System ist so ausgelegt, daß eine bessere Datenwiederherstellung unter den obigen Bedingungen möglich ist. Der zentrale Gedanke besteht darin, die Zeitschleife das Zentrum eines Datenübergangs anstelle der praktischen Augenöffnungsmitte nachführen zu lassen. Das Zentrum des Datenauges ist eventuell nicht an den Abstand einer halben Bitzeit von dem Übergangszentrum angepaßt, wie oben erörtert wurde. In diesem Fall könnte diese Erfindung eine viel geringere Bitfehlerrate als Tracking-Empfänger des Stands der Technik erreichen.
Die Augenöffnung wird durch ein indirektes statistisches Verfahren durch Messen einer Pseudo-Bitfehlerrate verfolgt. Für den Empfänger besteht praktisch keine Möglichkeit, eine Bitfehlerrate direkt zu messen, weil der Empfänger keine Informationen über den übertragenen Datenstrom hat, während er diesen abtastet. Hier wird im Grunde genommen eine dreifache Überabtastung in einer Bitzeit basierend auf der Annahme verwendet, daß der Ausgangsstrom, der aus mittig abgetasteten Daten gebildet ist, der gleiche wie der übertragene Datenstrom ist. Die vorgezogene und verzögerte Abtastung wird verwendet, um die abgetasteten Daten mit den mittig abgetasteten Daten zu vergleichen. Durch Summieren und/oder Mitteln der verglichenen Ergebnisse über eine bestimmte Bitzeit wird eine Pseudo-Bitfehlerrate erreicht. Falls ein Datenbit in einem Taktzyklus abgetastet wird, kann das Summieren durch eine Ladungspumpe oder andere Arten von integrierenden Bauteilen vorgenommen werden. In der Praxis ist dies ein Verfahren, das in einer PLL verwendet wird, die eine Ladungspumpe umfaßt. Falls aber mehrere Datenbits in einem Taktzyklus abgetastet werden, kann das Summieren einfach durch Summieren der Vergleichsergebnisse in einem Taktzyklus vorgenommen werden. Die Summiereinrichtung kann als eine digitale Einrichtung oder eine analoge Einrichtung implementiert sein. Ein Beispiel dieses Summierverfahrens ist in Poulton beschrieben.
Die Annahme, daß der Ausgangsstrom, der aus mittig abgetasteten Daten gebildet ist, der gleiche wie der übertragene Datenstrom ist, kann unvernünftig erscheinen. Falls jedoch bei einem stetig verriegelten Zustand („locked state") das Signal-Rausch-Verhältnis (SNR = Signal-To-Noise Ratio) hoch genug ist, führt diese Annahme zu guten Ergebnissen bei der Messung der Pseudo-Bitfehlerrate. Bei einem entriegelten Zustand („out of lock state") kann die Zeitsteuerschleife dafür sorgen, daß die Abtastphase verriegelt, und die Augenöffnung nachführen, obwohl die Pseudo-Bitfehlerrate, die durch dieses Verfahren gemessen wird, nicht mit der echten Bitfehlerrate übereinstimmt.
Die Nachführbarkeit bzw. Verfolgbarkeit hängt stark von dem Schleifendesign ab. Die Schleife ist so ausgestaltet, daß die drei Abtastphasen innerhalb einer Spanne in der Augenöffnung liegen. Dies wird durch zumindest zwei Schleifensteuerwege erreicht. Das Phasensteuersignal von einem Weg wird verwendet, um die Phasenbreite (Zeitdauer) von einer vorgezogenen Abtastphase zu einer verzögerten Abtastphase zu steuern. Das Signal ist durch die Summe der Pseudo-Bitfehlerrate an der vorgezogenen Abtastposition und jener bei der verzögerten Abtastposition bestimmt. Das Phasensteuersignal von dem anderen Weg wird verwendet, um die Position der mittleren Abtastphase zu steuern, was natürlich die Positionen der vorgezogenen und der verzögerten Abtastphase verändert. Das Signal ist durch die Differenz der zwei Pseudo-Bitfehlerraten bei der vorgezogenen und der verzögerten Abtastposition bestimmt.
Eine beschriebene Ausführung der vorliegenden Erfindung umfaßt einen Datenabtaster, eine Vergleicherlogik, eine Phasensteuerung und einen Phasenverschieber. Der Datenabtaster umfaßt drei Zwischenspeicher (Latches). Die Zwischenspeicher speichern Ausgaben gemäß den Eingangsdaten zwischen, wenn ein Auslösen durch eine Taktflanke auftritt. Die Vergleicherlogik vergleicht die drei zwischengespeicherten Daten und liefert eine Ausgabe, die angibt, ob die Abtastphase verglichen mit der Augenöffnung verfrüht oder verspätet ist. Diese Ausgabe entspricht der Messung der Pseudo-Bitfehlerraten bei der vorgezogenen und der verzögerten Abtastposition. Die Phasensteuerung umfaßt zwei Schleifensteuerunterblöcke. Einer der Unterblöcke erzeugt ein Steuersignal, das die Position der mittleren Abtastphase steuert. Sie berechnet die Differenz der zwei Pseudo-Bitfehlerraten und integriert mittels eines Schleifenfilters, das aus einer Ladungspumpe gebildet sein kann. Der andere Unterblock erzeugt ein Steuersignal, das die Phasenbreite zwischen der vorgezogenen und der verzögerten Abtast phase steuert. Er addiert die zwei Pseudo-Bitfehlerraten und leitet sie durch ein Schleifenfilter. Der Phasenverschieber stellt die drei Abtasttakte gesteuert durch die Zweiphasensteuersignale her.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt das Datenaugendiagramm für eine serielle digitale Datenverbindung;
2 zeigt die Jitterverteilung und die Bitfehlerrate mit der gleichen Zeitbasis, die in 1 gezeigt ist;
3a und 3b sind illustrative Diagramme, welche die drei Abtastphasen einer Ausführung der Erfindung zeigen;
4 ist ein Systemblockdiagramm, das eine Ausführung der Erfindung darstellt;
5 ist ein detailliertes Blockdiagramm des Datenabtasters und der Vergleicherlogik von 4.
6 zeigt ein Blockdiagramm einer Phasensteuerung und eines Phasenverschiebers von 4.
7 zeigt ein detaillierteres Blockdiagramm einer Ausführung des Phasenverschiebers von 6.
DETAILLIERTE BESCHREIBUNG BEVOZUGTER AUSFÜHRUNGEN
1 zeigt ein typisches Datenaugenmuster, das eine Überlagerung von mehreren Datenübergängen mit einer horizontalen Verschiebung ist, die der Jitter angibt, das bei einer tatsächlichen Datenverbindung zu beobachten ist. Die Quelle des Jitters kann folgendes sein: (1) SendertaktJitter, das durch eine Stromversorgungsschwankung oder irgendein anderes Rauschen erzeugt wird, (2) eine Zwischensymbolinterferenz, die durch die Mischung eines zufällig übertragenen Datenmusters und einer Kanaldämpfung bewirkt wird, oder (3) eine Jitterquelle in einer Empfangseinrichtung ähnlich derer einer Sendeeinrichtung. Der erste und der zweite Punkt spiegeln direkte Jitterquellen wieder, die durch eine Meßeinrichtung gemessen werden können. Der letzte Punkt ist nicht meßbar, aber er beeinflußt ebenfalls das Empfangsverhalten. In 1 ist die Rautenform, die durch 10l, 102, 103, 104 umgeben ist und durch einfache „GÜLTIGE DATEN" angegeben ist, der Augenöffnungsbereich. Die vertikale Länge der Augenöffnung bei einer bestimmten Zeitposition stellt die Signalstärke (Energie) zu dieser Zeit dar. So ist es erwünscht, den Datenstrom bei einer Zeitposition T2, der maximalen Augenposition, abzutasten. Würde die Abtastphase von T2 zu T1 oder zu T3 abweichen, wäre die Bitfehlerrate erhöht.
2 zeigt eine typische Jitterverteilungswahrscheinlichkeit 201 für das Augenmuster von 1 mit der gleichen horizontalen Achse, und sie zeigt auch die Bitfehlerrate 202 als eine Funktion der Abtastphase. In der Figur ist der Jitter symmetrisch um das Zentrum eines Datenübergangs verteilt gezeigt. In diesem Fall liegt die Augenöffnung auf halbem Weg zwischen dem linken und dem rechten Übergangszentrum. Aber in einigen Fällen ist die Augenöffnung eventuell nicht symmetrisch und weist in eine Richtung einen langen Schwanz auf, wenn die Jitterquelle stark in eine Richtung verzerrt ist. Deshalb liegt die Augenöffnung vor oder nach der mittleren Position. Die Tracking-Empfänger, die in Rau und Poulton vorgestellt sind, lassen die Abtastphase das Übergangszentrum nachführen. Diese sind für eine symmetrische Jitterverteilung gut geeignet, nicht aber für eine nichtsymmetrische Verteilung.
3a und 3b zeigen drei Abtastphasen einer Ausführung der Erfindung. ,CLK2' 308 ist der Takt für die mittlere Abtastphase einer Ausführung der Erfindung. ,CLK1' 307 und ,CLK3' 309 stellen die Takte für eine vorgezogene bzw. eine verzögerte Abtastphase dar. Unter der Annahme, daß die durch ,CLK2' 308 mittig abgetasteten Daten korrekt sind, könnte die Bitfehlerrate durch Vergleichen der zwei Raten, die durch ,CLK1' 307 und durch ,CLK3' 309 abgetastet wurden, mit den mittig abgetasteten Daten gemessen werden. Die Bitfehlerrate wird einfach ,Null' oder ,Eins' betragen, falls die abgetasteten Ergebnisse bezüglich nur eines Bits verglichen werden. Die Bitfehlerrate wird irgendeine Zahl zwischen ,Null' und ,Eins' sein, falls Vielfache von abgetasteten Ergebnissen für eine vorbestimmte Zeitdauer und für eine vorbestimmte Anzahl von Bits verglichen werden, die durch einen Demultiplex-Empfänger wie jenem gegeben sind, der bei Poulton gezeigt ist. Falls die gemessene Bitfehlerrate größer als ein vorbestimmter Wert 305 (oder eine vorbestimmte Spanne) ist, befindet sich die entsprechende Abtastphase von der Augenöffnung fort und befindet sie sich in der Jitterregion. Der Ausdruck ,vorbestimmte Spanne' gibt an, daß die Phasen von ,CLK1' und ,CLK3' nicht genau mit der Flanke bzw. dem Rand des Datenauges zusammenfallen. Das Datenauge ist auf die probabilistische Verteilung des Jitters bezogen. Ferner weist die Phasensteuerung ein Tiefpaßfilter auf, das dafür sorgt, daß die Phasen von ,CLK1' und ,CLK3' durch den vergangenen Verlauf des zufälligen Auftretens von Jittern an den Daten bestimmt sind.
Bei der vorliegenden Erfindung ist ,CLK2' 308 durch ein Phasensteuersignal gesteuert, das aus der Differenz der Bitfehlerrate, die bei ,CLK1' 307 gemessen wird, und jener, die bei ,CLK3' 309 gemessen wird, bestimmt wird. ,CLK1' 307 und ,CLK3' 309 sind von ,CLK2' 308 jeweils um die Zeitdifferenz von ,TM' 310 vorgezogen bzw. verzögert. Die Zeitdifferenz ,TM' 310 ist durch ein anderes Phasensteuersignal gesteuert, das aus der Summierung der zwei Bitfehlerraten bestimmt wird. Falls eine Bitfehlerrate bei ,CLK1' 307 größer als jene bei ,CLK3' 309 ist, bedeutet dies, daß die Gesamtabtastphase der Augenöffnung vorangeht. Deshalb wird die Phase von ,CLK2' 308 verzögert, bis die zwei Bitfehlerraten gleich werden. Falls jedoch die Bitfehlerrate bei ,CLK1' 307 kleiner ist, wird die Phase von ,CLK2' 308 vorgezogen. Falls die Summe der zwei Bitfehlerraten einen vorbestimmten Wert überschreitet, wird ,TM' 310 verringert, um das Abtastfenster auf die Augenöffnung schrumpfen zu lassen. Falls die Summe geringer als ein vorbestimmter Wert ist, wird ,TM' 310 erhöht.
Der oben anhand der Zweiphasensteuerung beschriebene Mechanismus arbeitet richtig, wenn sich die Datenwiederherstellungsschleife in einem stetig verriegelten Zustand befindet. Obwohl viele andere Fälle des entriegelten Zustands in Erwägung gezogen werden können, kann der Mechanismus dafür sorgen, daß die Schleife schließlich in den verriegelten-Zustand eintritt. Falls gewünscht wird, das System effizienter arbeiten und schneller verriegeln zu lassen, könnte eine bestimmte Verriegelungshilfevorrichtung hinzugefügt werden.
4 ist ein Systemblockdiagramm einer Ausführung der vorliegenden Erfindung. Das Gesamtsystem umfaßt einen Datenabtaster 403, eine Vergleicherlogik 407, eine Phasensteuerung 410 und einen Phasenverschieber 413. Eingangsdaten 401 kommen direkt von dem Kanal oder sind die Ausgabe irgendeines Typs von Filter, Vorverstärker, Puffer, etc., der die Form des Signals von dem Kanal modifiziert. Der Datenabtaster 403 führt durch ein vorbestimmtes Entscheidungskriterium eine Überabtastung und Zwischenspeicherung der Eingangsdaten 401 durch. Die Vergleicherlogik 407 vergleicht die zwischengespeicherten Daten 404, 405, 406 und mißt die Pseudo-Bitfehlerrate für den abgetasteten Datensatz. Die Phasensteuerung 410 entscheidet die Phasenbeziehung zwischen den Abtasttakten 414, 415, 416 und den Eingangsdaten 401 und gibt Phasensteuersignale 411, 412 durch ein Schleifenfilter aus, das ein Tiefpaßfilter wie beispielsweise eine Ladungspumpe, ein RC-Filter, etc. ist. Der Phasenverschieber 413 teilt und verschiebt die Phase des Eingangstakts 402, um die erwünschten drei Phasentakte 414, 415, 416 herzustellen. Der Eingangstakt 402 könnte extern von einem Sender oder einer anderen Steuereinrichtung geliefert werden oder könnte aus dem Eingangsdatenstrom 401 wiederhergestellt werden. Die Frequenz des Eingangstakts 402 ist an die Eingangsdatenrate angepaßt, so daß die Wiederherstellungsschleife nicht aufgrund der Frequenzdifferenz die Verriegelung bzw. Synchronisierung verliert.
5 zeigt ein detailliertes Blockdiagramm des Datenabtasters 403 und der Vergleicherlogik 407. Der Datenabtaster 403 weist drei Zwischenspeicher 502, 503, 504 auf. Diese speichern Eingangsdaten auf ein Auslösen durch die drei Taktsignale ,CLK1' 414, ,CLK2' 415, bzw. ,CLK3' 416 hin zwischen. Die Ausgaben des Datenabtasters, ,LD1' 404, ,LD2' 405, ,LD3' 406, werden zu der Vergleicherlogik 407 geliefert, während ,LD2' 405 einen Ausgangsstrom als die wiederhergestellten Daten herstellt.
Die Vergleicherlogik 407 vergleicht ,LD1' 404 und ,LD3' 406 mit ,LD2' 405 durch eine Vergleichseinrichtung, die in der Figur als ein XOR-Gatter 505, 506 implementiert ist. Aufgrund der unterschiedlichen Zwischenspeicherzeit für ,LD1' 404, ,LD2' 405 und ,LD3' 406 ist es besser, die Vergleichsergebnisse 507, 508 durch einen anderen Takt ,CLK4' 501 zwischenzuspeichern, anstatt die Ergebnisse direkt auszugeben. Dieser Takt 501 sollte nicht mit der metastabilen Zeitdauer, während der Vergleichsergebnisse bedeutungslose sind, überlappen. Deshalb sollte ,CLK4' 501 den Zwischenspeicher triggern, bevor ,LD1' 404 zwischengespeichert wird oder nachdem ,LD3' 406 zwischengespeichert wurde.
6 zeigt ein detailliertes Blockdiagramm der Phasensteuerung 410 und ein Blockdiagramm, das den Phasenverschieber 413 darstellt. Die Phasensteuerung 410 erhält die Ausgaben der Vergleicherlogik 407, ,PD1' 408 und ,PD2' 409 und schätzt die Phasenbeziehung zwischen dem Zwischenspeichertakt 414, 415, 416 und den Eingangsdaten 401. Die Phase von ,CLK2' 415 könnte durch einen Phasenestimator(I) 601 geschätzt werden, der die Differenz von ,PD1' 408 und ,PD2' 409 berechnet. Dieses Schätzergebnis 603 wird einem Schleifenfilter(I) 605 zugeführt, um die tiefpaßgefilterte Ausgabe ,PC1' 411 zu erzeugen, welche die Phasenverzögerung von ,CLK2' 415 bestimmt. Die Phasendifferenz ,TM' 310 zwischen ,CLK2' 415 und den anderen zwei Takten 414, 416 könnte durch einen Phasenestimator(II) 602 geschätzt werden, der die Summe von PD1' 408 und ,PD2' 409 berechnet. Dieses Schätzergebnis 604 wird einem Schleifenfilter(II) 606 zugeführt und erzeugt die andere tiefpaßgefilterte Ausgabe ,PC2' 412. ,PC2' 412 bestimmt die Größe an Phasenvorsprung und Phasenverzögerung für ,CLK1' 414 bzw. ,CLK3' 416. Es gibt viele unterschiedliche Möglichkeiten, die Phasenestimatoren 601, 602 zu implementieren. Man kann die gewichtete Differenz oder Summe für eine schnellere Lock-in-Zeit bestimmen. Es kann ein bestimmter Versatz zu der Ausgabe 604 des Phasenestimators(II) 602 hinzugefügt werden, um das Nachführverhalten zu modifizieren.
Der Phasenverschieber 413 weist eine Phasenverzögerung auf.
7 zeigt eine Ausführung des Phasenverschiebers 413 der vorliegenden Erfindung. Dieser weist eine variable Verzögerung 901, einen Phasenverteiler 903, einen Multiplexer(I) 907, einen Multiplexer(II) 909, einen Puffer 908 und eine Auswahllogik 910 auf. Die variable Verzögerung 901 wird durch ,PC1' 411 gesteuert und stellt die Phase ihrer Ausgabe 902 ein. Der Phasenverteiler 903 ist eine Art Verzögerungsschleife oder Phasenregelschleife, die Vielfache von unterschiedlichen Phasentakten 904, 905, 906 erzeugt, wobei die Phase von 905 die Phase von 902 nachführt bzw. verfolgt. 904 ist hier ein Bündel von Takten, die 905 in der Phase vorangehen, wobei die Größe eines Phasenvorsprungs zwischen null und einer halben Bitzeit liegt. Die Auswahllogik 910 steuert den Multiplexer(I) 907, so daß dieser einen von mehreren Eingangstakten 904 durchläßt. Deshalb kann die Phasendifferenz von ,CLK1' 414 und ,CLK2' 415 durch ,PC2' 412 eingestellt werden. Ein Bündel von Takten 906, die 905 in der Phase hinterherhinken, werden in den Multiplexer(I) 909 eingegeben, wobei einer von diesen so ausgewählt ist, daß die Phasendifferenz zwischen ,CLK2' 415 und ,CLK3' 416 gleich jener zwischen ,CLK1' 414 und ,CLK2' 415 ist. Der Zweck des Puffers 908 besteht darin, daß die Ausbreitungsverzögerung durch diesen selbst 908 gleich jener durch die Multiplexer 907, 909 ist, so daß die Phasenbeziehungen zwischen ,CLK1' 414, ,CLK2' 415 und ,CLK3' 416 genauer gesteuert sind.
Diese Erfindung wurde äußerst detailliert beschrieben, um Fachleuten ausreichend Informationen zu liefern, um die Prinzipien anzuwenden und die Komponenten zu implementieren. Das in 4 bis 6 gezeigt System ist auf eine Datenwiederherstellung anwendbar, die ein Bit Daten pro Takt abtastet. Fachleute können diese Ausführung für eine Verwendung bei einem komplexen Wiederherstellungssystem wie einem Halbfrequenzempfänger nach Rau oder dem Demultiplex-Empfänger von Poulton modifizieren oder erweitern. Die vorliegende Erfindung kann auf verschiedene Codierungsarten, wie NRZ, Manchester, Binär-PAM, M-ary (Mehrebenen-)PAM, etc. angewandt werden. Die Erfindung kann durch andere Ausrüstungen und andere Bauteile als den hierin beschriebenen ausgeführt werden, und verschiedene Modifikationen, sowohl hinsichtlich der Ausrüstungsdetails als auch der Betriebsabläufe, können erreicht werden, ohne von dem Schutzbereich der Erfindung abzuweichen.
Während die Erfindung mit Bezug auf bevorzugte Ausführungen beschrieben wurde, soll sie nicht auf diese Ausführungen begrenzt sein. Durchschnittsfachleuten ist ersichtlich, daß viele Modifikationen an der Struktur und Form der beschriebenen Ausführungen vorgenommen werden können, ohne von dem Schutzbereich dieser Erfindung abzuweichen.

Claims

Datenwiederherstellungsvorrichtung für einen digitalen Datenstrom aus Eingangsdaten (401), umfassend: eine Phasenverschiebeeinrichtung (413) zum Ausgeben mehrerer Abtasttakte (414–416) in bit-bezogener Zeit, wobei die Phase der Abtasttakte (414–416) automatisch einstellbar ist; eine Datenabtastungseinrichtung (403) zum Abtasten der Eingangsdaten (401) unter Verwendung der Abtasttakte (414–416) als Triggersignale, und zum Vorsehen mehrerer abgetasteter Datensignale (404–406), wobei eines (405) der abgetasteten Datensignale, das mit einem ersten Abtasttakt (515) abgetastet wird, zur Ausgabe wiederhergestellter Daten verwendet wird; eine Vergleicher-Logikeinrichtung (407) zum Vergleichen der abgetasteten Datensignale mit den wiederhergestellten Daten; und eine Phasensteuereinrichtung (410) zum Schätzen der Phasenbeziehung zwischen den Eingangsdaten (401) und den Abtasttakten (414–416) unter Verwendung der vergleichsbezogenen Ergebnisse der Vergleicher-Logikeinrichtung (407), und zum Versorgen der Phasenverschiebeeinrichtung (413) mit den Steuersignalen (411, 412) gemäß dem Schätzergebnis, dadurch gekennzeichnet, daß die Phasenverschiebungseinrichtung (413) umfaßt: einen Phasenverteiler (903), der eine Vielzahl von Phasenverschiebungswerten ausgibt; einen Puffer (908), der von dem Phasenverteiler (903) eine Eingabe erhält und den ersten Abtasttakt (415) gemäß einem ersten Ausgang (411) der Phasensteuereinrichtung (410) ausgibt; und eine Auswahllogik (907, 909, 910), die eine Eingabe von dem Phasenverteiler (903) empfängt und einen zweiten sowie einen dritten Abtasttakt gemäß einer zweiten Ausgabe (412) der Phasensteuereinrichtung (410) ausgibt, wobei die Phase des ersten Abtasttakts (415) zwischen den Phasen des zweiten und des dritten Abtasttakts (414, 416) liegt.
Datenwiederherstellungsverfahren für einen digitalen Datenstrom aus Eingangsdaten (401), umfassend: Abtasten der Eingangsdaten (401) an mehreren Stellen (307–309), wobei die Abtaststellen (307–309) in einer vorgegebenen Reihenfolge und mit einstellbaren Zeitdifferenzen (310) angeordnet sind; Vorsehen eines ersten Pseudo-Bitfehlersignals, das ein Ergebnis eines Vergleichs von Daten, die an einem vorzeitigen Rand (307) abgetastet wurden, mit wiederhergestellten Daten ist; Vorsehen eines zweiten Pseudo-Bitfehlersignals, das ein Ergebnis eines Vergleichs von Daten, die an einer späten Grenze (309) abgetastet wurden, mit wiederhergestellten Daten ist; und Verwenden des ersten und zweiten Pseudo-Bitfehlersignals, so daß in einer Phasensteuerungseinrichtung (410) der Abtastrand innerhalb einer Spanne mit der Flanke einer Augenöffnung zusammenfällt, wobei eine der mittleren Abtaststellen, die von einem ersten Abtasttakt (415) abgetastet werden, zur Datenwiederherstellung dient, dadurch gekennzeichnet, daß der Schritt des Anpassens hinsichtlich der Begrenzung die folgenden Schritte umfaßt: Ausgeben einer Vielzahl von Phasenverschiebungswerten durch einen Phasenverteiler (903); Ausgeben des ersten Abtasttakts (415) durch einen Puffer (908), der eine Eingabe (905) von dem Phasenverteiler (903) gemäß einer ersten Ausgabe (411) der Phasensteuerungseinrichtung (410) empfängt; und Ausgeben eines zweiten und dritten Abtasttakts gemäß einer zweiten Ausgabe (412) der Phasensteuereinrichtung (410) durch eine Auswahllogik (907, 909, 910), die Eingaben von dem Phasenverteiler (903) empfängt.