DE19844126C1 - Frequenzdetektionsverfahren zur Taktsignalfrequenz-Nachstellung und Frequenzdetektorschaltung zur Durchführung des Verfahrens - Google Patents

Abstract

Beim erfindungsgemäßen Frequenzdetektionsverfahren zur Nachstellung einer Taktsignalfrequenz auf die Datenrate eines empfangenen Datensignals werden das durch 4 vorgeteilte Taktsignal und das empfangene Datensignal jeweils mit dem gleichen Teilungsfaktor frequenzgeteilt, die Frequenzen der beiden frequenzgeteilten Signale durch Zählvorgänge ermittelt und mittels einem Subtrahierer (10) verglichen, wobei dann die ermittelte Frequenzdifferenz in ein analoges Ausgangssignal zur Regelung der Taktsignalfrequenz umgewandelt wird. Dieses Verfahren läßt sich bei der Datenübertragung anwenden.

Description

Die Erfindung betrifft ein Frequenzdetektionsverfahren zur Nachstellung der Taktsignalfrequenz eines lokalen Oszillators auf die Datenrate eines empfangenen binären Datensignals.

Darüber hinaus hat die Erfindung eine Frequenzdetektorschal­ tung zur Durchführung des Verfahrens zum Gegenstand.

Aus dem Stand der Technik US 5,512,860 ist ein Phasenregel­ kreis zur Taktsignalgenerierung beschrieben. Der Phasenregel­ kreis weist unter anderem einen Taktsignal-Differenzdetektor auf, dem ein Eingangstaktsignal und das von einem spannungs­ gesteuertem Oszillator erzeugte und anschließend geteilte Taktsignal zugeführt werden. Abhängig von der ermittelten Frequenzdifferenz werden zwei logische Ausgangssignale er­ zeugt, die über eine logische Schaltung die Ansteuerschaltung für das Schleifenfilter steuern.

Aus dem Stand der Technik US 5,363,419 ist ebenfalls ein Pha­ senregelkreis bekannt. Dieser weist eine analoge Komponente mit geringem Rauschen und eine schnelle digitale Komponente auf, welche beide zusammen zur Regelung der Frequenz dienen. Mittels der digitalen Regelschleife erfolgt die Grobabstim­ mung des spannungsgesteuerten Oszillators. Die digitale Kom­ ponente weist einen Zähler auf, der die Frequenz des span­ nungsgesteuerten Oszillators zählt und einen Teiler, der das Referenzsignal durch den Teilerfaktor 16 teilt. Die Ausgangs­ signale des Zählers und des Teilers werden einer Fehlerlogik­ schaltung zugeführt. Diese erzeugt an ihrem Ausgang ein Auf­ wärts-/Abwärtssignal, das einem Aufwärts-/Abwärtszähler zuge­ führt wird. Dieser bildet aus dem Aufwärts-/Abwärtssignal ei­ nen Zählerwert, der dann über einen Digital-Analog-Wandler dem spannungsgesteuerten Oszillator als Steuerspannung zuge­ führt wird.

Aus dem Stand der Technik EP 0 043 407 A2 ist eine Schal­ tungsanordnung zur digitalen Phasendifferenz-Messung und de­ ren Verwendung in einer Synchronisierschaltung und die ent­ sprechende Synchronisierschaltung bekannt. Die Schaltung wird vorzugsweise in der Horizontalablenkung von Fernsehgeräten verwendet. Die Schaltung weist zwei Vorwärtszähler auf, denen jeweils von der Referenzimpulsfolge und dem Taktsignal abge­ leitete Signale als Eingangssignale zugeführt werden. Die Ausgänge der beiden Vorwärtszähler sind mit den Eingängen ei­ ner Subtrahierschaltung verbunden, an deren Ausgang ein Pha­ sendifferenzsignal auftritt, das in digitaler Form weiterver­ arbeitet wird.

Zur Taktsignalsynchronisation wird häufig eine PLL(Phase Loc­ ked Loop)-Phasenregelschleife eingesetzt, in welcher die Taktsignalphase eines lokalen Oszillators durch einen Phasen­ detektor mit der Phasenlage des empfangenen Datensignals ver­ glichen und nachgeregelt wird. Da eine Phasenregelschleife nicht einrastet, wenn die Frequenz des lokalen Oszillators zu stark von der Datenrate abweicht, muß auch ein Frequenzver­ gleich durchgeführt werden, mittels dem die Oszillatorfre­ quenz vorabgestimmt wird.

Eine diesbezüglich bekannte Methode, die im Aufsatz von A. Pottbäcker et al. "A Si Bipolar Phase and Frequency Detec­ tor IC for Clock Extraction up to 8 Gb/s" in "IEEE J. Sol.-State Circuits", Vol. 27, No. 12, Dec. 1992, S. 1747- 1751 und im Aufsatz von D. G. Messerschmitt: "Frequency De­ tectors for PLL Acquisition in Timing and Carrier Recovery" in "IEEE Trans. Comm., Vol. COM-27, No. 9, Sept. 1979, S. 1288-1295 beschrieben wird, ist die Verwendung sequentieller Schaltungen, z. B. des Rotationsfrequenzdetektors, der zur Ge­ winnung der Frequenzinformation einen Normal- und einen Qua­ dratursignaltakt, d. h. einen um 90° verzögerten Signaltakt, mit dem Datensignal abtastet.

Da empfangene Datensignale gewöhnlich mit mehr oder weniger starkem Jitter behaftet sind, ist diese Methode in der Praxis nur bedingt geeignet, denn bei starkem Jitter liefert der Frequenzdetektor falsche Informationen und kann die Taktsi­ gnalsynchronisation auch nach bereits erfolgtem Fangvorgang stören.

Um dieses Problem zu umgehen, wird in anderen Ansätzen ein quarzgenaues Referenzsignal verwendet, mit welchem der lokale Oszillator in den Fangbereich der Phasenregelschleife abge­ stimmt wird. Der Nachteil dieser z. B. aus dem Aufsatz von Sam Yinshang Sun: "A High Speed High Jitter Tolerant Clock and Data Recovery Circuit Using Crystal Based Dual PLL" in "IEEE 1991 Bipolar Circuits and Technology Meeting", S. 293-296 be­ kannten Methode ist, daß ein Referenzsignal zugeführt bzw. mit einem Quarz erzeugt werden muß.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltung anzugeben, womit sich ein Frequenzvergleich zwischen der Datenrate eines empfangenen Datensignals und der Taktsignalfrequenz eines lokalen Oszillators auch bei starkem Jitter des empfangenen Datensignals sicher und störungsfrei durchführen läßt, ohne daß der Nachteil in Kauf genommen wer­ den muß, ein quarzgenaues Referenzsignal zuführen bzw. mit einem Quarz erzeugen zu müssen und womit eine Synchronisation des Taktsignals mit dem Datensignal möglich ist.

Diese Aufgabe wird gemäß der Erfindung, die sich auf ein Fre­ quenzdetektionsverfahren der eingangs genannten Art bezieht, dadurch gelöst, daß das frequenzmäßig durch den Teilungsfak­ tor 4 vorgeteilte Taktsignal und das empfangene Datensignal jeweils mit dem gleichen Teilungsfaktor frequenzgeteilt wer­ den, daß die Frequenzen der beiden frequenzgeteilten Signale durch gleichzeitig für beide Signale in Zählern parallel ab­ laufende Zählvorgänge ermittelt und mittels einem die jewei­ lige Zählerdifferenz auswertenden Subtrahierer verglichen werden und daß die mit dem Subtrahierer ermittelte Zählerdif­ ferenz in ein analoges Ausgangssignal zur Regelung der Takt­ signalfrequenz des lokalen Oszillators umgewandelt wird.

In Übertragungssystemen werden die Nutzinformationen gewöhn­ lich verwürfelt, da hierdurch die spektralen Eigenschaften des Datensignals für die Übertragung verbessert werden. Die Wahrscheinlichkeit, daß sich der Zustand eines Datensignal­ bits zu einem möglichen Zeitpunkt ändert, ist in diesem Falle 1/2. Diese Eigenschaft wird beim Verfahren nach der Erfindung verwendet und ausgenutzt, um eine Frequenzinformation zu er­ halten.

In vorteilhafter Weise wird aus dem Endstand des Subtrahie­ rers ein Rücksetzsignal abgeleitet, das die parallel arbei­ tenden Zähler zurücksetzt und ein Überlaufen im Subtrahierer vermeidet.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß nach erfolgter Frequenznachstellung des Taktsignals des lokalen Oszillators die Taktsignalphase des lokalen Oszilla­ tors durch eine mit einem Phasendetektor und einem Schleifen- Tiefpaßfilter versehene PLL(Phase Locked Loop)-Phasenregel­ schleife mit der Phasenlage des empfangenen Datensignals ver­ glichen und nachgeregelt wird. Das analoge Ausgangssignal wird während der Frequenznachstellung über einen Addierer in die PLL-Phasenregelschleife an das Schleifen-Tiefpaßfilter geleitet, wodurch die Taktsignalfrequenz des lokalen Oszilla­ tors geändert wird, bis sie sich der Datenrate des empfange­ nen Datensignals angeglichen hat.

Bei Einrasten der PLL-Phasenregelschleife wird in vorteilhaf­ ter Weise dann ein Einrastsignal abgeleitet, das den parallel arbeitenden Zählern als Rücksetzsignal zugeführt wird, so daß der Frequenzregelvorgang beendet wird. Danach beginnt die PLL-Phasenregelschleife ihre Phasenregelungsarbeit.

Eine vorteilhafte Weiterbildung des Verfahrens nach der Er­ findung besteht darin, daß nach einer festgelegten Anzahl von Taktsignalimpulsen von einem als Plesiochronzähler bezeichne­ ten Zähler ein Rücksetzimpuls ausgegeben wird, der die paral­ lel arbeitenden Zähler zurücksetzt, so daß der Frequenzregel­ vorgang abgeschaltet wird.

Eine Frequenzdetektorschaltung, welche die gestellte Aufgabe löst, ist dadurch gekennzeichnet, daß zur Herunterteilung des Taktsignals des lokalen Oszillators in einem Taktsignalpfad zunächst ein 1 : 4-Frequenzteiler, dann ein Vorzähler und schließlich ein Ringzähler, d. h. ein Zähler, der nach Errei­ chen seines Endstandes wieder von vorn (null) zu zählen be­ ginnt, vorgesehen sind, daß zur Herunterteilung des empfange­ nen binären Datensignals in einem Datensignalpfad ein mit dem im Taktsignalpfad vorhandenen Vorzähler gleicher Vorzähler und danach ein mit dem im Taktsignalpfad vorhandenen Ringzäh­ ler gleicher Ringzähler vorgesehen sind, daß die Ausgänge der beiden Ringzähler jeweils mit einem der beiden Eingänge des Subtrahierers verbunden sind, daß der Differenzausgang des Subtrahierers an einen Digital/Analog-Wandler angeschlossen ist, der die Differenz in einen analogen Wert umsetzt, und daß am Ausgang des Digital/Analog-Wandlers das analoge Aus­ gangssignal zur Regelung der Taktsignalfrequenz des lokalen Oszillators ansteht.

Dabei ist zweckmäßig sowohl im Taktsignalpfad als auch im Da­ tensignalpfad jeweils zwischen dem Vorzähler und dem Ringzäh­ ler ein 1 : 2-Frequenzteiler eingeschaltet.

Der Subtrahierer ist vorteilhaft so ausgebildet, daß er die Differenz der an seinen beiden Eingängen anstehenden Zähl­ werte auch über die Überlaufsgrenzen der Ringzähler hinweg bildet. Außerdem weist der Subtrahierer noch einen weiteren Ausgang auf, an dem ein Rücksetzsignal ansteht, wenn der Sub­ trahierer einen festgelegten positiven oder negativen End­ stand erreicht.

Das Rücksetzsignal wird auf die beiden Ringzähler und auf die beiden 1 : 2-Frequenzteiler jeweils an deren Rücksetzeingang gegeben. Das Rücksetzsignal kann zusätzlich auf die beiden Vorzähler jeweils an deren Rücksetzeingang gegeben werden. Die genannten Rücksetzsignale und eventuell noch ein "Lock"- Signal, das von einer Phasenregelschleife bei Einrasten im Anschluß an eine abgeschlossene Frequenznachstellung der Taktsignalfrequenz des lokalen Oszillators abgegeben wird, sind noch zusätzlich vor ihrer Zuführung an die Rücksetzein­ gänge der Zähler und Teiler über ein Oder-Gatter geführt.

Die Erfindung wird im folgenden anhand eines in einer FIGUR dargestellten Blockschaltbildes einer Frequenzdetektorschal­ tung zur Durchführung des Verfahrens nach der Erfindung er­ läutert.

Ein Taktsignal eines lokalen Oszillators, das in einen Takt­ signalpfad 1 eingeführt wird, wird zunächst in einem 1 : 4-Fre­ quenzteiler 2 durch den Teilungsfaktor "4" geteilt, so daß die danach auftretende Frequenz mit der mittleren Frequenz eines empfangenen binären Datensignals, mit Flankenwechsel­ dichte 1/2 übereinstimmt, das in einen Datensignalpfad 3 ein­ geführt wird. Im Datensignalpfad 3 und im Taktsignalpfad 1 ist jeweils ein Vorzähler 4 bzw. 5 vorgesehen. Die beiden Vorzähler 4 und 5 haben den Zweck, längere Gleich- oder 0-1-Folgen mit kurzzeitiger Flankenwechseldichte 0 bzw. 1 auszumitteln.

Die Ausgangssignale der Vorzähler 4 und 5 werden in einem 1 : 2-Frequenzteiler 6 bzw. 7 nochmals durch 2 geteilt und in­ krementieren jeweils einen nachgeschalteten Ringzähler 8 bzw. 9, die z. B. mit 4 Bit von 0 bis 15 zählen und dann wieder bei 0 beginnen. Danach ist ein Subtrahierer 10 vorgesehen, dem an seinen beiden Eingängen A und B die Ausgangszählsignale der beiden Ringzähler 8 bzw. 9 des Taktsignalpfads 1 bzw. des Da­ tensignalpfads 3 zugeführt werden. Der Subtrahierer 10 arbei­ tet wie im Buch von U. Tietze; Ch. Schenk: "Halbleiter- Schaltungstechnik", siebente, überarbeitete Auflage, Sprin­ ger-Verlag, Berlin, 1985, S. 247 ausgeführt ist.

Der Subtrahierer 10 bildet an seinem Ausgang D die Differenz der an den Eingängen A und B zugeführten Ringzählerstände auch über die Überlaufsgrenzen hinweg, z. B. ergibt bei einem 4-Bit-Subtrahierer 10 sowohl 4-1 als auch 2-15 die Differenz 3. Ein an den Ausgang D des Subtrahierers 10 angeschlossener Digital/Analog-Wandler 11 setzt die Zählerdifferenz in eine analoge Spannung um, wobei das höchstwertige Bit als Vorzei­ chenbit für das Zweierkomplement dient. Im folgenden sei dazu ein Beispiel angegeben: 0000 = 0 mV, 0001 = 10 mV, 0110 = 60 mV, 1111 = -10 mV, 1100 = -30 mV. Der weitere Aus­ gang E des Subtrahierers 10 gibt ein Rücksetzsignal ab, wenn der Zählerstand 2^n-1 - 1 (z. B. 0111 = 7) bzw. -2^n-1 (z. B. 1000 = -8) erreicht ist.

Das Rücksetzsignal wird über ein Oder-Gatter 12 mit dem Rück­ stellsignal eines Plesiochronzählers 13, der so genannt wird, weil er bei fast synchronem Daten- und Taktsignal den Fre­ quenzdetektor in den Anfangszustand zurücksetzt, und einem möglicherweise nutzbaren "Lock"-Signal einer PLL-Phasen­ regelschleife verknüpft und auf die beiden 1 : 2-Teiler 6 und 7 und die beiden Ringzähler 8 und 9 gegeben. Die Rücksetzein­ gänge sind in der FIGUR dort jeweils mit R bezeichnet.

In einer in der FIGUR nicht eigens eingezeichneten Variante kann das Rücksetzsignal zusätzlich auf die Vorzähler 4 und 5 gegeben werden. Über einen Addierer 14 wird die analoge Aus­ gangsspannung an das Schleifen-Tiefpaßfilter 15 der PLL- Phasenregelschleife gegeben, die einen Phasendetektor 16 zur Phasennachführung und -synchronisierung des Taktsignals des lokalen Oszillators aufweist.

Für die nun folgende Funktionsbeschreibung der in der FIGUR schematisch dargestellten Frequenznachstellschaltung wird zu­ nächst angenommen, daß die Datensignalrate höher als die Taktsignalfrequenz ist. In diesem Fall wird der im Datensi­ gnalpfad 3 liegende Vorzähler 4 Impulse mit einer höheren Frequenz liefern als der im Taktsignalpfad 1 angeordnete Vor­ zähler 5. Über den 1 : 2-Teiler 6 wird der Ringzähler 8 daher schneller zählen als der Ringzähler 9, so daß vom Subtrahie­ rer 10 am Ausgang D ein entsprechend der Differenzfrequenz ansteigender Wert ausgegeben wird.

Der Digital/Analog-Wandler 11 erzeugt hieraus eine positive analoge Spannung, die über den Addierer 14 zum Schleifen- Tiefpaßfilter 15 gegeben wird. Hierdurch wird die Taktfre­ quenz des lokalen Oszillators erhöht, bis sie sich der Daten­ signalrate angeglichen hat. Das Signal des Phasendetektors 16 in der PLL-Phasenregelschleife spielt hierbei keine Rolle, da es bei nicht eingerasteter PLL-Phasenregelschleife den Mit­ telwert 0 liefert.

Erreicht der Subtrahierer 10 den positiven oder negativen Endstand, z. B. +7 oder bei zu hoher Oszillatorfrequenz -8), so wird an seinem Ausgang E ein Rücksetzimpuls erzeugt, der die Ringzähler 8 und 9 und die 1 : 2-Teiler 6 und 7 über deren Rücksetzeingänge R zurücksetzt. Dadurch wird ein neuer Zähl­ vorgang begonnen und vermieden, daß die Differenz mit fal­ schem Vorzeichen gebildet wird.

Rastet die PLL-Phasenregelschleife infolge der Frequenznach­ stellung über das Signal des Phasendetektors 16 ein und wird hierdurch ein Einrastsignal ("Lock") erzeugt, so kann dieses dazu verwendet werden, den Frequenzregelvorgang zu beenden. Auf den sogenannten Plesiochronzähler 13 kann in diesem Fall verzichtet werden. Eine mögliche Schaltung für einen "Lock"- Indikator ist ein Fensterkomparator, der ein Signal abgibt, wenn die Spannung des Phasendetektors 16 gewisse Grenzen für hinreichend lange Zeit nicht überschreitet.

Steht kein Einrastsignal zur Verfügung, so übernimmt der Ple­ siochronzähler 13 die Aufgabe, eventuell störende Aktionen des Frequenzdetektors zu verhindern, wenn die PLL-Phasenre­ gelschleife bereits eingerastet ist. Durch statistisch ver­ teilte Bitwechselhäufungen oder Gleichfolgen ist das Aus­ gangssignal des Vorzählers 4 mehr oder weniger unregelmäßig. Ohne regelmäßige Rücksetzung der Ringzähler 8 und 9 würden ihre Zählerstände allmählich "auseinanderlaufen" und störende Frequenzdetektorsignale erzeugen.

Daher wird über den Plesiochronzähler 13 nach einer gewissen Zahl von Taktimpulsen ein Rücksetzimpuls ausgegeben, der die Ringzähler 8 und 9 zurücksetzt. Je größer der Plesiochronzäh­ ler 13 ist, desto genauer wird die Frequenz geregelt; gleich­ zeitig steigt damit die Empfindlichkeit gegenüber Abweichun­ gen des Datensignals von der Flankenwechseldichte 1/2.

Da das geteilte Datensignal seiner Natur nach nicht regelmä­ ßig ist, können die Ausgangsimpulse der Vorzähler 4 und 5 mit einer zufälligen Verschiebung voneinander auftreten. Um zu vermeiden, daß der Frequenzdetektor dadurch ein Ausgangs­ signal erzeugt, werden die 1 : 2-Frequenzteiler 6 und 7 einge­ fügt, die über den Plesiochronzähler 13 bzw. über das "Lock"- Signal bzw. über das Signal vom Ausgang E des Subtrahierers 10 rückgesetzt werden.

Es folgen nun noch einige wesentliche Dimensionierungsregeln der in der FIGUR dargestellten Frequenzregelschaltung:

Für die Vorzähler 4 und 5 gilt: Um die Schaltung tolerant ge­ genüber g aufeinanderfolgende Gleichbits zu machen, muß der Vorzähler bis g/4 zählen.

Für den Plesiochronzähler 13 gilt: Über diesen Zähler 13 soll ein Rücksetzimpuls erzeugt werden, bevor die Ringzähler 8 und 9 eine Differenz von 1 aufweisen, wenn am Eingang die Fre­ quenzdifferenz Δf besteht. Die Schwebungsfrequenz zwischen den Ringzählereingängen ist Δf/8VZ, wobei VZ die Vorzähler­ schritte der Vorzähler 4 und 5 und das nachfolgend angegebene PZ die Schritte des Plesiochronzählers 13 sind.

Um diese Frequenz am Ausgang des Plesiochronzählers 13 zu er­ halten, muß (Δf/8VZ) . 4VZ . PZ = f_Takt sein oder PZ = 2 f_Takt/Δf. Wird beispielsweise der Fangbereich der PLL- Phasenregelschleife zu 10 MHz dimensioniert und ist die Takt­ frequenz f_Takt = 1 GHz, so muß der Plesiochronzähler 13 bis 200 zählen.

Für die Ringzähler 8 und 9 gilt: Mit großen Ringzählern 8 und 9 kann eine linear arbeitende Frequenzregelschleife aufgebaut werden; der Stellwert wird proportional zur Differenzfre­ quenz. Hiermit läßt sich ein optimales Frequenzfangverhalten einstellen. Bei geringeren Anforderungen an das Frequenzfang­ verhalten genügt ein einfacher 3- oder 4-Bit-Zähler. Ein 2- Bit-Zähler ist wegen des Rücksetzausgangs E nicht möglich.

Für die Frequenzregelschleife gilt: Um die Frequenzregelung stabil zu machen, darf die Ringverstärkung nicht zu groß ge­ wählt werden. Das Ausgangssignal des Digital/Analog-Wandlers 11 darf daher nicht zu groß sein. Auf eine analytische Stabi­ litätsberechnung wird an dieser Stelle verzichtet.

Die beschrieben Frequenznachstellschaltung nach der Erfindung findet insbesondere Anwendung in Empfängerschaltungen am Ende von Übertragungsstrecken eines Telekommunikations- und Daten­ übertragungsnetzes.

Claims (17)

1. Frequenzdetektionsverfahren zur Nachstellung der Taktsi­ gnalfrequenz eines lokalen Oszillators auf die Datenrate ei­ nes empfangenen binären Datensignals, dadurch gekenn­ zeichnet, daß das frequenzmäßig durch den Teilungsfaktor 4 vorgeteilte Taktsignal und das empfangene Datensignal je­ weils mit dem gleichen Teilungsfaktor frequenzgeteilt werden, daß die Frequenzen der beiden frequenzgeteilten Signale durch gleichzeitig für beide Signale in Zählern parallel ablaufende Zählvorgänge ermittelt und mittels einem die jeweilige Zäh­ lerdifferenz auswertenden Subtrahierer (10) verglichen werden und daß die mit dem Subtrahierer ermittelte Zählerdifferenz in ein analoges Ausgangssignal zur Regelung der Taktsignal­ frequenz des lokalen Oszillators umgewandelt wird.

2. Frequenzdetektionsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß aus dem Endstand des Subtrahierers (10) ein Rücksetzsignal abgeleitet wird, das die parallel ar­ beitenden Zähler zurücksetzt und ein Überlaufen im Subtrahie­ rer vermeidet.

3. Frequenzdetektionsverfahren nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß nach erfolgter Frequenz­ nachstellung des Taktsignals des lokalen Oszillators die Taktsignalphase des lokalen Oszillators durch eine mit einem Phasendetektor (16) und einem Schleifen-Tiefpaßfilter (15) versehene PLL(Phase Locked Loop)-Phasenregelschleife mit der Phasenlage des empfangenen Datensignals verglichen und nach­ geregelt wird.

4. Frequenzdetektionsverfahren nach Anspruch 1 und 3, da­ durch gekennzeichnet, daß das analoge Ausgangssignal über einen Addierer (14) in die PLL-Phasenregelschleife an das Schleifen-Tiefpaßfilter (15) geleitet wird, wodurch die Taktsignalfrequenz des lokalen Oszillators geändert wird, bis sie sich der Datenrate des empfangenen Datensignals angegli­ chen hat.

5. Frequenzdetektionsverfahren nach Anspruch 1 und 3, da­ durch gekennzeichnet, daß nach einer festgelegten Anzahl von Taktsignalimpulsen von einem als Plesiochronzähler (13) bezeichneten Zähler ein Rücksetzimpuls ausgegeben wird, der die parallel arbeitenden Zähler zurücksetzt, so daß der Frequenzregelvorgang von neuem begonnen wird.

6. Frequenzdetektionsverfahren nach Anspruch 3 oder 4, da­ durch gekennzeichnet, daß bei Einrasten der PLL-Pha­ senregelschleife ein Einrastsignal ("Lock") abgeleitet wird, das den parallel arbeitenden Zählern als Rücksetzsignal zuge­ führt wird, so daß der Frequenzregelvorgang beendet wird.

7. Frequenzdetektorschaltung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, dadurch ge­ kennzeichnet, daß zur Herunterteilung des Taktsignals des lokalen Oszillators in einem Taktsignalpfad (1) zunächst ein 1 : 4-Frequenzteiler (2), dann ein Vorzähler (5) und schließlich ein Ringzähler (9) vorgesehen sind, daß zur Her­ unterteilung des empfangenen binären Datensignals in einem Datensignalpfad (3) ein mit dem im Taktsignalpfad vorhandenen Vorzähler gleicher Vorzähler (4) und danach ein mit dem im Taktsignalpfad vorhandenen Ringzähler gleicher Ringzähler (8) vorgesehen sind, daß die Ausgänge der beiden Ringzähler je­ weils mit einem der beiden Eingänge (A, B) eines Subtrahie­ rers (10) verbunden sind, daß der Differenzausgang (D) des Subtrahierers an einen Digital/Analog-Wandler (11) ange­ schlossen ist, der die Differenz in einen analogen Spannungs­ wert umsetzt, und daß am Ausgang des Digital/Analog-Wandlers das analoge Ausgangssignal zur Regelung der Taktsignalfre­ quenz des lokalen Oszillators ansteht.

8. Frequenzdetektorschaltung nach Anspruch 7, dadurch gekennzeichnet, daß sowohl im Taktsignalpfad (1) als auch im Datensignalpfad (3) jeweils zwischen dem Vorzähler (5, 4) und dem Ringzähler (9, 8) ein rücksetzbarer 1 : 2- Frequenzteiler (7, 6) eingeschaltet ist.

9. Frequenzdetektorschaltung nach Anspruch 7 oder 8, da­ durch gekennzeichnet, daß der Subtrahierer (10) so ausgebildet ist, daß er die Differenz der an seinen beiden Eingängen (A, B) anstehenden Zählwerte auch über die Über­ laufsgrenzen hinweg bildet.

10. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der Subtrahierer (10) noch einen weiteren Ausgang (E) aufweist, an dem ein Rücksetzsignal ansteht, wenn der Subtrahierer einen festge­ legten positiven oder negativen Endstand erreicht.

11. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß im Anschluß an den Ausgang des Vorzählers (5) im Taktsignalpfad (1) ein Plesio­ chronzähler (13) vorgesehen ist, der die Taktsignalimpulse nach der Teilung im Vorzähler zählt und an dessen Ausgang bei Erreichen einer gewissen Anzahl von gezählten Taktsignalim­ pulsen ein Rücksetzsignal ansteht.

12. Frequenzdetektorschaltung nach Anspruch 10 oder 11, da­ durch gekennzeichnet, daß das Rücksetzsignal auf die beiden Ringzähler (8, 9) und auf die beiden 1 : 2-Frequenz­ teiler (6, 7) jeweils an deren Rücksetzeingang (R) gegeben wird.

13. Frequenzdetektorschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Rücksetzsignal zusätzlich auf die beiden Vorzähler (4, 5) jeweils an deren Rücksetzeingang gegeben wird.

14. Frequenzdetektorschaltung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß die genannten Rück­ setzsignale und eventuell noch ein "Lock"-Signal, das von ei­ ner Phasenregelschleife bei Einrasten im Anschluß an eine ab­ geschlossene Frequenznachstellung der Taktsignalfrequenz des lokalen Oszillators abgegeben wird, noch zusätzlich vor ihrer Zuführung an die Rücksetzeingänge (R) der Zähler (8, 9) und Teiler (6, 7) über ein Oder-Gatter (12) geführt sind.

15. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis 14, dadurch gekennzeichnet, daß der Analog/Digital- Wandler (11) so ausgebildet ist, daß der vom Ausgang des Sub­ trahierers (10) entnommene digitale Differenzwert in eine analoge Spannung umgesetzt wird, wobei das höchstwertige Bit als Vorzeichenbit gilt.

16. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis 15, dadurch gekennzeichnet, daß die beiden Vorzäh­ ler (4, 5) so dimensioniert sind, daß sie jeweils bis g/4 zählen, wobei g die zu erwartende Anzahl aufeinanderfolgender Gleichbits des Datensignals ist.

17. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis 16, gekennzeichnet durch die Anwendung in Empfänger­ schaltungen am Ende von Übertragungsstrecken eines Telekommu­ nikations- und Datenübertragungsnetzes.