DE19816124C2

DE19816124C2 - Überabtastungsdrehfrequenzdetektor

Info

Publication number: DE19816124C2
Application number: DE19816124A
Authority: DE
Inventors: Bin Wu; Richard C Walker
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 1997-07-01
Filing date: 1998-04-09
Publication date: 2003-05-28
Anticipated expiration: 2018-04-10
Also published as: JP3041686B2; JPH1141097A; GB2331646B; US6055286A; GB2331646A; DE19816124A1; GB9812928D0

Description

Die Erfindung ist auf Datenkommunikations- und Telekommuni kationsanwendungen gerichtet. Insbesondere ist die Erfindung auf Phasenregelkreise gerichtet, die bei diesen Anwendungen verwendet werden.

Phasenregelkreise (PLL-Schaltungen; PLL = phase locked loop) werden bei Datenkommunikations- und Telekommunikationsanwen dungen verwendet, um auf die Frequenz eines Signals zu ver riegeln. Der Fangbereich einer PLL-Schaltung ist typischer weise schmal. Folglich wird bei Takt- und Datenwiedergewin nungsschaltungen (CDR-Schaltungen; CDR = clock and data recovery) üblicherweise eine Frequenzerfassungsunterstützung benötigt. Walker u. a. offenbarten in "A 1,5 Gigabit/s link interface chipset for computer data transmission", IEEE J. Selected Areas Communication, eine Technik, die spezielle Trainingsdatensequenzen verwendet. Die Sendeseite sendet während eines Empfängerfrequenz-/Phasenerfassungszustandes spezielle Trainingssequenzen (taktähnliche Signale). Der Nachteil besteht jedoch darin, daß die Trainingssequenzen nicht immer für alle Anwendungen verfügbar sind.

Ein weiteres im Stand der Technik bekanntes Verfahren ver wendet Frequenzdetektoren (FDs), die bezüglich der Eingangs daten und des I- und Q-Ausgangssignals des spannungsgesteu erten Oszillators (VCO; VCO = voltage controlled oscillator) arbeiten. Diese FDs können im wesentlichen in zwei Typen eingestuft werden: einen Vierfach-Korrelator (quadricorrela tor) und einen Drehfrequenzdetektor. Der Vierfach-Korrelator kann entweder analog oder digital sein, wohingegen ein Dreh frequenzdetektor digital ist. Ein analoger Vierfach-Korrela tor erfordert viele spezielle analoge Komponenten ein schließlich eines Gleichrichters, eines Differenzierglieds, usw., wie es von Gardner in "Properties of Frequency Diffe rence Detectors", IEEE Trans. Comm., offenbart ist. Dieser Korrelator ist schwierig zu implementieren, wobei es ferner möglich ist, daß derselbe nicht unter allen Bedingungen kor rekt arbeitet, wenn derselbe nicht sorgfältig entworfen ist. Die digitalen Implementierungen, wie z. B. diejenigen, die von Pottbacker u. a. in "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gigabit/s", IEEE Journal of Solid State Circuits, oder von Messerschmitt u. a. in "Frequency Detectors for PLL Acquisition in Timing and Carrier Recovery", IEEE Trans. Comm., offenbart sind, weisen einen verwendbaren Frequenzbereich von höchstens +/-50% auf, wobei die verwendbaren Frequenzbereiche jedoch abhängig von der Implementierung und der Statistik der Eingangsdaten häufig schmäler sind. Aufgrund von Herstellungsprozeß-, Tem peratur- und Versorgungsspannungsänderungen (VCC-Änderungen) weisen viele integrierte VCOs einen oberen Frequenzbereich, der größer als das Doppelte der Nennfrequenz ist, und ein unteres Ende auf, das weniger als die Hälfte der Nennfre quenz beträgt. Folglich sind diese digitalen Implementierun gen in dieser Hinsicht nicht geeignet. Außerdem sind diesel ben aufgrund von Jitter auf den Eingangsdaten oder aufgrund von vereinzelten Bitfehlern ferner für falsche Anzeigen ei ner fehlenden Verriegelung anfällig.

Weitere im Stand der Technik bekannte Lösungen verwenden ein lokales Referenztaktsignal. Der VCO ist ausgelegt, um auf dieses Referenzsignal frequenzmäßig zu verriegeln. Dieses Verfahren ist robust, da dasselbe nicht auf den Eingangsda tenstrom angewiesen ist. Zwei Variationen sind allgemein üb lich. Bei der ersten bewirkt ein extern zugeführtes Steuer signal für eine Verriegelung auf das Referenzsignal, daß sich die PLL-Schaltung ausschließlich auf das Referenztakt signal verriegelt. Wenn diese Frequenzverriegelung erreicht worden ist, phasenverriegelt sich die PLL-Schaltung auf die Daten, wenn das Steuersignal deaktiviert ist. Der Nachteil besteht jedoch darin, daß die Anwender ein zusätzliches Steuersignal bereitstellen müssen, was nicht immer zweckmä ßig ist. Bei der zweiten Variation liefert ein Verriege lungsdetektor ein Steuersignal für eine automatische Verrie gelung auf ein Referenzsignal. Der Verriegelungsdetektor ak tiviert dieses Steuersignal, wenn derselbe davon ausgeht, daß die PLL-Schaltung nicht verriegelt ist. Dieser Verriege lungsdetektor arbeitet entsprechend zu den Frequenzdetektor verfahren bezüglich der Eingangsdaten und des VCO-Ausgangs signals. Dieser Verriegelungsdetektor besitzt folglich ent sprechende Probleme, wie beispielsweise einen schmalen ver wendbaren Frequenzbereich, eine Anfälligkeit für eine feh lerhafte Anzeige einer fehlenden Verriegelung aufgrund von Jitter auf den Eingangsdaten oder aufgrund des Auftretens von vereinzelten Bitfehlern.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine einfache und robuste PLL-Frequenzerfassung bei Takt- und Da tenrückgewinnungsschaltungen zu schaffen.

Die Aufgabe wird durch einen Überabtastungsdrehfrequenzde tektor gemäß Anspruch 1 oder einen Frequenzdetektor gemäß Anspruch 11 gelöst.

Diese Erfindung liefert eine einfache als auch robuste Lö sung für das PLL-Frequenzerfassungsproblem bei Takt- und Da tenrückgewinnungsschaltungen (CDR-Schaltungen), wenn ein lo kales Frequenzreferenzsignal verfügbar ist. Der Frequenzde tektor weist ein schmales Totband (deadband; deadband = Tot band bzw. Unempfindlichkeitsband) um seine Nennfrequenz auf. Dieses Totband sorgt für eine mögliche Fehlanpassung zwi schen der Datenrate und den lokalen Referenzfrequenzen, wo bei die Breite dieses Totbandes jedoch noch schmäler als der Fangbereich des Phasenregelkreises ist. Ein entscheidendes Element, das verwendet wird, um einen solchen Frequenzdetek tor aufzubauen, ist ein Überabtastungsdrehfrequenzdetektor. Im Vergleich zu einem Standarddrehfrequenzdetektor liefert die Überabtastungsversion einen viel breiteren verwendbaren Frequenzbereich, um die großen Variationen der typischen integrierten spannungsgesteuerten Oszillatoren abzudecken.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich nungen näher erläutert. Es zeigen:

Fig. 1 einen Phasenregelkreis der vorliegenden Erfin dung.

Fig. 2 ein Blockdiagramm für den in Fig. 1 gezeigten Frequenzdetektor mit Totband.

Fig. 3A-B die gewünschte Frequenzcharakteristik für den in Fig. 2 gezeigten Frequenzdetektor mit Totband.

Fig. 4A-C einen im Stand der Technik bekannten Drehfre quenzdetektor.

Fig. 5 einen allgemein dargestellten Überabtastungsdreh frequenzdetektor der vorliegenden Erfindung.

Fig. 6A-C einen Doppelratendrehfrequenzdetektor der vor liegenden Erfindung.

Fig. 7A-C einen Vierfachratendrehfrequenzdetektor der vor liegenden Erfindung.

Fig. 8 die in Fig. 2 dargestellte Entprellschaltung.

Fig. 9 den in Fig. 9 dargestellten Frequenzkomparator.

Fig. 1 stellt ein Blockdiagramm eines Phasenregelkreises (PLL-Schaltung) 10 der vorliegenden Erfindung dar. Ein Ad dierer 12 empfängt die Ausgangssignale von einem Phasende tektor 14 und einem Frequenzdetektor 16 als Eingangssignale. Der Ausgang des Addierers 12 ist mit einem Schleifenfilter 18 verbunden. Ein Eingang eines spannungsgesteuerten Oszil lators (VCO; VCO = voltage controlled oscillator) 19 ist mit dem Schleifenfilter 18 verbunden, während der Ausgang mit dem Phasendetektor 14 und einem Teiler 15 verbunden ist. Der Teiler 15 ist ferner mit dem Frequenzdetektor 16 verbunden. Der Phasendetektor 14 empfängt Daten als Eingangssignal. Der Frequenzdetektor 16 empfängt zwei Taktsignale f_REF und f_Totband.

Fig. 2 stellt ein Blockdiagramm für den Frequenzdetektor mit Totband 16 dar, der in Fig. 1 dargestellt ist. Ein Drehfre quenzdetektor 20 erzeugt ein Hoch/Niedrig-Ausgangssignal und ein Überlagerungsausgangssignal (beat output), und ist mit einer optionalen Entprellschaltung (debouncer circuit) 22 verbunden. Der Überlagerungsausgang des Frequenzdetektors 20 ist mit einem Eingang eines Frequenzkomparators 24 verbun den. Der andere Eingang des Komparators 24 ist mit f_Totband verbunden. Das Hoch/Niedrig-Ausgangssignal des Frequenzde tektors (20) wird von einer Tristate-Schaltung oder einer ähnlichen Vorrichtung 25 freigegeben/gesperrt, die sich un ter der Steuerung des Inband-Ausgangssignals des Frequenz komparators 24 befindet.

Die Fig. 3A-B stellen die gewünschten Eigenschaften des Fre quenzdetektors mit Totband 16 dar, der in Fig. 2 dargestellt ist. Das Ausgangssignal ist Null, wenn der Frequenzunter schied weniger als f_Totband (beispielsweise 4% der Nennfre quenz) beträgt. Obwohl das lokale Referenztaktsignal bezüg lich der Frequenz sehr nahe an den Eingangsdaten (beispiels weise innerhalb 100 PPM) angeordnet ist, wird dieses Totband benötigt, da dasselbe häufig nicht frequenzverriegelt ist. Dieses Band muß einerseits schmaler als der Ziehbereich der PLL-Schaltung sein, andererseits jedoch breit genug sein, um einen bestimmten Frequenzunterschied zwischen der Datenrate und dem lokalen Referenztaktsignal, und ferner einen Jitter und ein sehr langsames Phasenschwanken (Wander) in dem Da teneingangssignal zu ermöglichen.

Das Ausgangssignal des Frequenzdetektors mit Totband er reicht schnell eine Sättigung, wenn der Frequenzunterschied größer als f_Totband ist. Der Frequenzdetektor steuert die Schleife mit voller Kraft aus, wenn sich der spannungsge steuerte Oszillator (VCO) außerhalb des Bandes befindet. Dies stellt sicher, daß die Schleife zurück in das Totband getrieben wird, selbst wenn mögliche Versätze in dem Schlei fenfilter und ein mögliches fehlerhaftes Ausgangssignal von dem Phasendetektor vorliegen.

Der Drehfrequenzdetektor vergleicht das Ausgangssignal des VCO mit dem Referenztaktsignal und erzeugt einen Überlage rungston (beat tone) bei der Differenzfrequenz und ein logi sches Signal, das anzeigt, ob der VCO zu schnell oder zu langsam ist. Die Entprellschaltung entfernt die unerwünsch ten Übergänge in dem Überlagerungssignal. Der Frequenzkompa rator vergleicht den Überlagerungston mit einer bekannten niedrigen Frequenz, die beispielsweise durch Herunterteilen der Referenztaktsignals erzeugt werden kann. Wenn der Über lagerungston langsamer als diese Frequenz ist, ist das Aus gangssignal des Frequenzkomparators eine logische Eins, wel che verwendet wird, um das Hoch/Niedrig-Ausgangssignal zu sperren (tristate). Nachdem der Frequenzdetektor gesperrt ist, ist nur der Phasendetektor im Betrieb, um den VCO auf die Eingangsdaten phasenzuverriegeln.

Drehfrequenzdetektoren sind zum Erzeugen eines Überlage rungstons und einer Hoch/Niedrig-Anzeige gut geeignet. Bei einem im Stand der Technik bekannten Drehfrequenzdetektor (gezeigt in Fig. 4A) werden ein Taktsignal f_I und dessen Quadratursignal f_Q von einem weiteren Signal f_REF abgeta stet, das dieselbe Nennfrequenz aufweist. Wenn die zwei Fre quenzen exakt übereinstimmen, sind die abgetasteten Werte statisch, d. h., der abgetastete Vektor bleibt in einem be stimmten Quadranten A, B, C oder D (gezeigt in Fig. 4B). Wenn sich die zwei Frequenzen ein wenig unterscheiden, dreht sich der Vektor abhängig von dem Vorzeichen der Frequenzdif ferenz in der einen oder anderen Richtung, wodurch wiederum das Hoch/Niedrig-Signal und der Überlagerungston erzeugt werden. Diese Vorrichtung weist jedoch einen maximalen ver wendbaren Frequenzbereich von lediglich +/-50% auf (gezeigt in Fig. 4C). Dieser ist gewöhnlicherweise nicht breit genug, um die Frequenzänderungen eines integrierten VCO abzudecken.

Fig. 5 stellt einen allgemeinen Überabtastungsdrehfrequenz detektor der vorliegenden Erfindung dar. Eine Phasenabtast einrichtung 26 tastet die Phase der Eingangssignale ab. Ein Phasenkorrekturgenerator 32 erzeugt aufgrund der Überabta stung eine Korrekturphase. Eine Subtrahierschaltung 28 kor rigiert das Ausgangssignal der Phasenabtasteinrichtung 26. Das Ausgangssignal der Subtrahierschaltung ist mit einem Drehrichtungs-/Frequenzdetektorblock verbunden. Das Aus gangssignal dieses Blocks gibt die Drehrichtung und die Überlagerungsfrequenz an.

Während des Betriebs mißt der allgemeine Überabtastungsdreh frequenzdetektor den Frequenzfehler eines Signals, bei spielsweise f_VCO, indem dasselbe mit einem Referenzsignal, beispielsweise f_REF, abgetastet wird.

f_VCO ∼ f_NENN + Δf(t) (1)

f_REF ∼ kf_NENN (2)

Da das Signal f_VCO mit einer Rate von f_REF abgetastet wird, ergibt sich folgende Phasendrehung zwischen aufeinanderfol genden Abtastwerten:

Die Drehung besteht aus zwei Termen:

ist der ge wünschte Term, der Δf(t), d. h. dem Frequenzfehler, ent spricht; und 2π/k ist auf den Überabtastungszustand zurück zuführen. Um die Phasenabtastwerte für eine Überabtastung durch k zu korrigieren, muß der Überabtastungsphasenfehler term 2π/k beseitigt werden.

Falls k = 1 ist, ist kein Fehler vorhanden. Falls k = 2 (doppelte Rate) ist, weist jeder Abtastwert n, wobei n eine Ganzzahl ist, einen Fehler von πn oder eine abwechselnde Po laritätsumkehr zwischen den Abtastwerten auf. Falls k = 4 (vierfache Rate) beträgt der Phasenfehler eines Abtastwertes n nπ/2.

Wenn die Phasenabtasteinrichtung 26 binär-quantisierte I-, Q-Abtastwerte mißt, ist bei dem bevorzugten Ausführungsbei spiel k auf 1, 2 oder 4 begrenzt. Mit einer allgemeineren Mehrphasenabtasteinrichtung ist k beliebig. In diesem allge meinen Fall ist die Phasenkorrektur des Abtastwertes n

Die I- und Q-Abtastwerte werden mit den folgenden Formeln für eine Vektorrotation in korrigierte Abtastwerte I' und Q' eingestellt:

I'(n) = cos(Θ_c(n))I_n + sin(Θ_c(n))Q_n (6)

Q'(n) = -sin(Θ_c(n))I_n + cos(Θ_c(n))Q_n (7)

Wenn k = 2 oder 4 ist, vereinfachen sich die Cosinus- und Sinusterme zu cos(nπ) und sin(nπ) oder ∈(0, 1, -1), wobei dies zu einer sehr einfachen digitalen Implementierung bei trägt.

Die Fig. 6A-C stellen ein schematisches Diagramm eines Dop pelratendrehfrequenzdetektors 20 dar, der das in Fig. 5 dar gestellte Funktionsblockdiagramm implementiert. Eine erste Doppelflanken-getriggerte Wechselinvertierungslatch-Schal tung (AIL-Schaltung; AIL = alternating inverting latch) und eine zweite AIL-Schaltung empfangen ein Referenzsignal f_REF als Takteingangssignal. Das Eingangssignal an der ersten AIL-Schaltung ist f_I, während das Eingangssignal an der zweiten AIL-Schaltung f_Q ist. Ein D-Flip-Flop 46 ist mittels des Ausgangssignals der zweiten AIL-Schaltung getaktet, wäh rend dasselbe das Ausgangssignal der ersten AIL-Schaltung als Eingangssignal empfängt. Das Ausgangssignal des Flip- Flops 46 gibt das Vorzeichen des Frequenzversatzes wieder. Ein XOR-Gatter 48 ist mit den Ausgängen der ersten und zwei ten AIL-Schaltung verbunden. Das Ausgangssignal des XOR 48 gibt die Überlagerungsfrequenz oder die Größe des Frequenz versatzes Δf(t) an. Es wird einem Fachmann auf diesem Gebiet offensichtlich, daß die Erzeugung des Überlagerungssignals auf eine unterschiedliche Art und Weise, die z. B. das ein fache Auswählen eines der AIL-Ausgangssignale als das Über lagerungssignal umfaßt, erreicht werden kann.

Jede AIL-Schaltung umfaßt eine erste D-Latch-Schaltung 34, 42 und eine zweite D-Latch-Schaltung 36, 40. Das Taktein gangssignal der ersten D-Latch-Schaltung 34, 42 ist inver tiert. Die Eingänge der D-Latch-Schaltungen 34, 36, 40, 42 sind miteinander verbunden. Die Eingangssignale für einen Selektor 38, 44 mit zwei Eingängen sind das negierte Aus gangssignal der ersten D-Latch-Schaltung 34, 42 und das Aus gangssignal der zweiten D-Latch-Schaltung 36, 40.

Wenn die Überabtastungsfrequenz den doppelten Wert der Nenn rate annimmt, haben wir gezeigt, daß die abgetasteten Vekto ren eine Störung von 180° auf abwechselnden Abtastwerten zeigen. Diese Abtastwerte können durch abwechselndes Inver tieren der abgetasteten Vektoren phasenkorrigiert werden. Der Drehsinn und die Frequenz der Drehung dieses phasenkor rigierten Vektors geben die Richtung und die Frequenzdiffe renz von Δf(t) wieder. Diese abwechselnde Inversionsfunktion ist als Bestandteil der Abtast-AIL-Schaltung implementiert: diese spezielle Doppelflanken-getriggerte Latch-Schaltung setzt sein Ausgangssignal Q an seiner ansteigenden Taktflan ke auf D, und setzt Q an der fallenden Flanke auf D.

Der verwendbare Bereich dieses Doppelratendetektors ist auf +/-100% oder ausgehend vom Gleichstrom auf die doppelte Nennfrequenz verdoppelt. Das Überlagerungsfrequenzausgangs signal über dem Frequenzversatz ist in Fig. 6C graphisch dargestellt.

Falls die Doppelratenabtastung immer noch keinen ausreichen den Abdeckungsbereich bereitstellt, kann ein alternatives Ausführungsbeispiel, d. h. ein Vierfachratenabtastungsschema (gezeigt in den Fig. 7A-C), verwendet werden. Ohne Phasen korrektur dreht sich der abgetastete Vektor entgegen dem Uhrzeigersinn um 90° pro Abtastwert, wenn sich die Frequenz in der Nähe der Nennrate befindet. Eine Phasenkorrektur dreht den abgetasteten Vektor nacheinander um 0°, 90°, 180° und 270° und wiederholt dies. In der Wahrheitstabelle, die in Fig. 7A gezeigt ist, sind die vier Zustände, die den vier unterschiedlichen Drehwinkeln (in Grad) entsprechen, als 00, 01, 11 und 10 codiert. Die Funktion kann mit zwei Selekto ren, d. h. zwei 4 : 1-Multiplexern, die in Fig. 7B gezeigt sind, implementiert werden. Der phasenkorrigierte Vektor liefert den Drehsinn und die Größe des Frequenzversatzes. Der verwendbare Bereich ist auf +/-200% vervierfacht, oder beträgt ausgehend vom Gleichstrom den dreifachen Wert der Nennfrequenz. Das Überlagerungsfrequenzausgangssignal über dem Frequenzversatz ist in Fig. 7C dargestellt.

Die Entprellschaltung 22 ist in Fig. 8 dargestellt. Ein Si gnal beatI ist das Eingangssignal in eine erste Latch-Schal tung 66 und das Takteingangssignal in eine zweite Latch- Schaltung 68. Ein Signal beatQ ist das Eingangssignal in die zweite Latch-Schaltung 68 und das Takteingangssignal in die erste Latch-Schaltung 66. Die Ausgangssignale der ersten und zweiten Latch-Schaltung 66, 68, beatI' und beatQ', sind ent prellte Signale. Dieselben können optional mit einem XOR- Gatter 70 kombiniert werden.

Die Entprellschaltung 22 achtet auf die Situationen, wenn sich der phasenkorrigierte Vektor nicht oder nur geringfügig dreht, was auftritt, wenn die PLL-Schaltung verriegelt ist oder sich sehr nahe an diesem Zustand befindet. Dieser Vek tor kann zufällig in der Nähe der Grenze zwischen zwei be nachbarten Quadranten liegen. Unter dieser Bedingung können unerwünschte Überlagerungssignale aus einem Jitter auf den Taktsignalen, aus einer Metastabilität der Flip-Flops, aus einem Rauschen der Leistungsversorgung oder aus anderen Rauschquellen erzeugt werden. Da lediglich ein Bit des Vek tors zittert, während das andere eindeutig statisch ist, be seitigt eine Querkopplung der zwei Bits dieses Vektors mit dem D- und Q-Eingang der zwei D-Latchschaltungen das Zit tern.

Fig. 9 stellt den in Fig. 2 gezeigten Frequenzkomparator 24 dar. Eine Flanken-getriggerte S-R-Latch-Schaltung 72 emp fängt das Totbandsignal an dem S-Eingang und das Überlage rungssignal an dem R-Eingang. Der Eingang eines D-Flip-Flop 74 ist mit dem Ausgang der S-R-Latch-Schaltung 72 verbunden und wird durch das Überlagerungssignal getaktet. Das Aus gangssignal des D-Flip-Flops 74 zeigt an, daß das Überlage rungssignal "Inband" ist.

Der Frequenzkomparator 24 vergleicht die Überlagerungsfre quenz mit einer bekannten (gewöhnlicherweise niedrigen) Fre quenz f_Totband. Falls die Überlagerungsfrequenz niedriger ist, arbeitet die PLL-Schaltung in dem vorgeschriebenen Tot band. Die Hauptanforderung an diesen Frequenzkomparator 24 besteht darin, daß, wenn der VCO "Inband" ist, das Ausgangs signal statisch sein muß und keine Störpulse aufweist. Diese Eigenschaft kann ohne weiteres durch eine Überprüfung veri fiziert werden: das Inband-Signal wird durch das Überlage rungssignal herausgetaktet. Das Überlagerungssignal setzt ferner die S-R-Latch-Schaltung 72 zurück. Falls das Überla gerungssignal dasjenige mit einer niedrigeren Frequenz ist, ist zwischen zwei aufeinanderfolgenden Überlagerungssignal flanken sichergestellt, daß zumindest eine f_Totband-Flanke vorhanden ist, die das S-R-Flip-Flop 38 setzt. Folglich ist das Ausgangssignal immer Eins. Wenn sich dasselbe außerhalb des Bandes befindet, ist es annehmbar, Störpulse zu erzeu gen, wobei dieser Entwurf dies tatsächlich tut. Der Verlauf des mittleren Ausgangssignals über dem Frequenzunterschied ist in Fig. 3A graphisch dargestellt. Dieses Ausgangssignal in Verbindung mit dem Hoch/Niedrig-Signal implementiert die gewünschten Frequenzdetektorgesamteigenschaften, die in Fig. 3B dargestellt sind.

Die vorliegende Erfindung ist ein eleganter Entwurf, der di gitale Standardzellen verwendet. Der Entwurf ist robust, da das Frequenzerfassungsverfahren durch ein lokales Referenz taktsignal unterstützt wird. Derselbe ist gegenüber einem falschen Taktsignal, vereinzelt auftretenden Bitfehlern und einem Jitter auf den Eingangsdaten widerstandsfähig. Dies ist eine sehr wichtige Eigenschaft für Datenkommunikations anwendungen, die von den Kosten bestimmt sind und folglich gewöhnlicherweise keine perfekten Signalqualitäten aufwei sen. Außerdem weist dieser Entwurf einen breiten verwendba ren Frequenzbereich auf, um die Variationen eines integrier ten VCO abzudecken. Die Frequenz des VCO darf nicht von dem Totband abweichen, wobei es unerheblich ist, welches Signal an dem Dateneingang empfangen wird, wobei kein Eingangssi gnal, ein Störeingangssignal oder Daten mit einer falschen Bitrate vorhanden sein können. Dieser neue Entwurf hält den VCO jederzeit ungefähr in einer Frequenzverriegelung, wo durch die Phasenerfassungszeitdauer stark reduziert wird.

Claims

1. Drehfrequenzdetektor (20) zum Empfangen von zumindest einer Phase eines Eingangstaktsignals mit einer Fre quenz f_nenn + Δf und eines Referenztaktsignals, mit einem Überabtastungsfaktor k < 1, mit folgenden Merk malen:
einer Phasenabtasteinrichtung (26), die ausgebildet ist, um das Eingangssignal und das Referenztaktsignal zu empfangen, und die wirksam ist, um ein erstes Pha sensignal zu erzeugen, das die Phase des Eingangstakt signals auf zumindest einer Flanke des Referenztaktsi gnals anzeigt, und die eine Phasenabtastrate k.f_nenn aufweist;
einem Phasenkorrekturgenerator (32), der ausgebildet ist, um das Referenztaktsignal zu empfangen, und der wirksam ist, um ein Phasenfehlersignal zu erzeugen, wobei der Phasenfehler für den n-ten Abtastwert ϕ_Fehler(n) = 2πn/k beträgt, wobei der Phasenfehler auf grund des Überabtastungsfaktors auftritt;
einem Phasensubtrahierer (28), der ausgebildet ist, um das erste Phasensignal und das Phasenfehlersignal zu empfangen, und ein Phasendifferenzsignal zu erzeugen, das die Phasendifferenz zwischen dem ersten Phasensi gnal und dem Phasenfehlersignal anzeigt; und
einem Drehrichtungs-/Frequenzdetektor (30), der ausge bildet ist, um das Phasendifferenzsignal zu empfangen, und ein Vorzeichenausgangssignal, das das Vorzeichen des Δf-Terms des Eingangstaktsignals anzeigt, und ein Überlagerungssignal zu erzeugen, das bei einer Frequenz proportional zu Δf hin- und herschaltet.

2. Drehfrequenzdetektor (20), gemäß Anspruch 1, bei dem k = 2 ist, wobei das Eingangstaktsignal ferner ein Inpha se-Taktsignal und ein Quadraturphasentaktsignal auf weist.

3. Drehfrequenzdetektor (20) gemäß Anspruch 2, bei dem:
das Referenztaktsignal einen 50%-Nennzyklusrechtecksi gnalverlauf mit einer Frequenz k.f_nenn/2 ist; und
die Phasenabtastwerte von ansteigenden und fallenden Flanken des Referenztaktsignals getriggert sind, um die Abtastrate k.f_nenn zu erreichen.

4. Drehfrequenzdetektor (20) gemäß Anspruch 3, der ferner folgende Merkmale aufweist:
eine erste und zweite Latch-Schaltung (34, 36), wobei jede Latch-Schaltung das Inphase-Taktsignal an ihrem Dateneingang empfängt, wobei die erste Latch-Schaltung ein invertiertes Referenzsignal an ihrem Takteingang empfängt und die zweite Latch-Schaltung das Referenz signal an ihrem Takteingang empfängt;
eine dritte und vierte Latch-Schaltung (40, 42), wobei jede Latch-Schaltung das Quadraturphasentaktsignal emp fängt, wobei die dritte Latch-Schaltung ein invertier tes Referenzsignal an ihrem Takteingang empfängt und die vierte Latch-Schaltung das Referenzsignal an ihrem Takteingang empfängt;
einen ersten Selektor (38) mit einem invertierten Ein gang, der das Ausgangssignal der ersten Latch-Schaltung empfängt, und mit einem Eingang, der das Ausgangssignal der zweiten Latch-Schaltung empfängt, mit einem Steuer eingang, der das Referenzsignal empfängt, und mit einem Ausgang, wobei das Ausgangssignal der zweiten Latch- Schaltung ausgewählt ist, wenn das Steuereingangssignal einen hohen Pegel aufweist, und wobei das Ausgangssi gnal der ersten Latch-Schaltung ausgewählt ist, wenn das Steuereingangssignal einen niedrigen Pegel auf weist;
einen zweiten Selektor (44) mit einem invertierten Ein gang, der das Ausgangssignal der dritten Latch-Schal tung empfängt, und mit einem Eingang, der das Ausgangs signal der vierten Latch-Schaltung empfängt, mit einem Steuereingang, der das Referenzsignal empfängt, und mit einem Ausgang, wobei das Ausgangssignal der vierten Latch-Schaltung ausgewählt ist, wenn das Steuerein gangssignal einen hohen Pegel aufweist, und wobei das Ausgangssignal der dritten Latch-Schaltung ausgewählt ist, wenn das Steuereingangssignal einen niedrigen Pe gel aufweist;
ein Flip-Flop (46), das mit den Ausgängen des ersten und zweiten Selektors verbunden ist, und das wirksam ist, um das Vorzeichenausgangssignal zu erzeugen; und
ein Exklusiv-ODER-Gatter (48), das die Ausgangssignale des ersten und zweiten Selektors empfängt, und das wirksam ist, um das Überlagerungssignal zu erzeugen.

5. Drehfrequenzdetektor (20) gemäß Anspruch 1, bei dem k = 4 ist, wobei das Eingangstaktsignal ferner ein Inpha se-Taktsignal und ein Quadraturphasen-Taktsignal auf weist.

6. Drehfrequenzdetektor (20) gemäß Anspruch 5, bei dem:
die Phasenabtasteinrichtung (26) folgende Merkmale auf weist:
eine erste Latch-Schaltung (50) mit einem Ausgang, die das Inphase-Taktsignal und das Referenztaktsi gnal empfängt, und
eine zweite Latch-Schaltung (52) mit einem Ausgang, die das Quadraturphasen-Taktsignal und das Referenz taktsignal empfängt;
der Phasenkorrekturgenerator (32) folgende Merkmale aufweist:
eine dritte Latch-Schaltung (58) mit einem Eingang und einem Ausgang, die das Referenzsignal an einem Takteingang empfängt,
eine vierte Latch-Schaltung (60) mit einem inver tierten Ausgang, der mit dem Eingang der dritten Latch-Schaltung verbunden ist, und mit einem Ein gang, der mit dem Ausgang der dritten Latch-Schal tung verbunden ist, und die das Referenztaktsignal an einem Takteingang empfängt;
der Phasensubtrahierer (28) zwei Selektoren (54, 56) aufweist, die die Ausgangssignale der ersten und zwei ten Latch-Schaltung empfangen, und die Steuerleitungen aufweisen, die mit dem Ausgang der dritten Latch-Schal tung und mit dem invertierten Ausgang der vierten Latch-Schaltung verbunden sind, wobei die zwei Selekto ren zusammen das Phasendifferenzsignal erzeugen; und
der Drehrichtungsdetektor (30) folgende Merkmale auf weist:
eine fünfte Latch-Schaltung (62), die das Phasendif ferenzsignal von den zwei Selektoren empfängt, und die wirksam ist, um das Vorzeichenausgangssignal zu erzeugen, und
ein Exklusiv-ODER-Gatter (64), das das Phasendiffe renzsignal von den zwei Selektoren empfängt, und das wirksam ist, um das Überlagerungssignal zu erzeugen.

7. Frequenzdetektor mit Totband (16), der den Drehfre quenzdetektor umfaßt, gemäß Anspruch 1, mit folgenden Merkmalen:
einem Frequenzkomparator (24), der das Überlagerungssi gnal und ein Signal bei einer Totbandfrequenz entspre chend der Breite des Totbands empfängt; und
einer Sperreinrichtung (25), die mit dem Drehfrequenz detektor und dem Frequenzkomparator verbunden ist, zum Sperren des Vorzeichenausgangssignal, wenn die Überla gerungsfrequenz niedriger als das Totband ist.

8. Phasenregelkreis (10), der den Frequenzdetektor (16) gemäß Anspruch 7 umfaßt, der ferner folgende Merkmale aufweist:
einen Phasendetektor (14), der einen ersten Eingang aufweist, und der ein Datensignal an einem zweiten Ein gang empfängt;
einen Addierer (12), der Ausgangssignale von dem Pha sendetektor und dem Frequenzdetektor empfängt;
ein Schleifenfilter (18), das ein Ausgangssignal von dem Addierer empfängt;
einen spannungsgesteuerten Oszillator (19), der ein Ausgangssignal von dem Schleifenfilter empfängt, und der mit dem ersten Eingang verbunden ist; und
einen Teiler (15), der ein Ausgangssignal von dem span nungsgesteuerten Oszillator empfängt, und der ein Si gnal an den Frequenzdetektor liefert.

9. Frequenzdetektor (16) gemäß Anspruch 7, der ferner eine Entprellschaltung (22) aufweist, die das Überlagerungs signal empfängt und wirksam ist, um ein stabiles Über lagerungssignal zu erzeugen.

10. Phasenregelkreis (10), der den Frequenzdetektor (16) gemäß Anspruch 9 umfaßt, der ferner folgende Merkmale aufweist:
einen Phasendetektor (14), der einen ersten Eingang aufweist, und der ein Datensignal an einem zweiten Eingang empfängt;
einen Addierer (12), der ein Ausgangssignal von dem Phasendetektor und dem Frequenzdetektor empfängt;
ein Schleifenfilter, das ein Ausgangssignal von dem Ad dierer empfängt;
einen spannungsgesteuerten Oszillator (19), der ein Ausgangssignal von dem Schleifenfilter empfängt, und der mit dem ersten Eingang verbunden ist; und
einen Teiler (15), der ein Ausgangssignal von dem span nungsgesteuerten Oszillator empfängt, und der ein Si gnal an den Frequenzdetektor liefert.

11. Frequenzdetektor mit Totband (16), mit folgenden Merk malen:
einem Frequenzdetektor (20), der ein erstes und zweites Eingangssignal empfängt, und der wirksam ist, um ein Überlagerungssignal, das eine Überlagerungssignalfre quenz hat, die gleich der Frequenzdifferenz zwischen dem ersten und zweiten Eingangssignal ist, zu erzeugen, und der ferner wirksam ist, um ein Vorzeichenausgangs signal zu erzeugen, das das Vorzeichen der Frequenzdif ferenz wiedergibt;
einem Frequenzkomparator (24), der das Überlagerungssi gnal und ein Totbandsignal mit einer Totbandsignalfre quenz empfängt, und der wirksam ist, um ein Ausgangssi gnal zu erzeugen, das anzeigt, wann sich das Überlage rungssignal in einer Totbandtoleranz befindet, wobei sich die Totbandtoleranz von der positiven Totbandsi gnalfrequenz bis zu der negativen Totbandsignalfrequenz erstreckt; und
einer Sperreinrichtung (25), die mit dem Frequenzdetek tor und dem Frequenzkomparator verbunden ist, zum Sper ren des Vorzeichenausgangssignals, wenn die Überlage rungsfrequenz innerhalb der Totbandtoleranz ist.

12. Frequenzdetektor gemäß Anspruch 11, der ferner eine Entprellschaltung (22) aufweist, die das Überlagerungs signal empfängt und wirksam ist, um ein stabiles Über lagerungssignal zu erzeugen.

13. Phasenregelkreis (10), der den Frequenzdetektor (16) gemäß Anspruch 11 oder 12 umfaßt, und der ferner fol gende Merkmale aufweist:
einen Phasendetektor (14), der einen ersten Eingang aufweist, und der ausgebildet ist, um ein Datensignal an einem zweiten Eingang zu empfangen;
einen Addierer (12), der ausgebildet ist, um ein Aus gangssignal von dem Phasendetektor und dem Frequenzde tektor zu empfangen;
ein Schleifenfilter (18), das ausgebildet ist, um ein Ausgangssignal von dem Addierer zu empfangen;
einen spannungsgesteuerten Oszillator (19), der ausge bildet ist, um ein Ausgangssignal von dem Schleifenfil ter zu empfangen, und der mit dem ersten Eingang ver bunden ist; und
einen Teiler (15), der ausgebildet ist, um ein Aus gangssignal von dem spannungsgesteuerten Oszillator zu empfangen, und um ein Signal an den Frequenzdetektor zu liefern.