DE19861243B4 - Entprellschaltung - Google Patents

Abstract

Diese Erfindung liefert eine einfache und robuste Lösung für das Phasenregelkreisfrequenzerfassungsproblem bei Takt- und Datenrückgewinnungsschaltungen, indem eine Entprellschaltung mit einem ersten Flip-Flop, das einen Ausgang aufweist, und das ein erstes Eingangssignal an einem Eingang und ein zweites Eingangssignal an einem Takteingang empfängt, und einem zweiten Flip-Flop (68), das einen Ausgang aufweist, und dass das zweite Eingangssignal an einem Eingang und das erste Einganssignal an einem Takteingang empfängt, vorgesehen wird, wobei die Ausgänge des ersten und zweiten Flip-Flops entprellte Versionen des ersten und zweiten Eingangssignals bereitstellen.

Description

• Die Erfindung ist auf Datenkommunikations- und Telekommunikationsanwendungen gerichtet. Insbesondere ist die Erfindung auf Entprellschaltungen in Phasenregelkreisen gerichtet, die bei diesen Anwendungen verwendet werden.
• Phasenregelkreise (PLL-Schaltungen; PLL = phase locked loop) werden bei Datenkommunikations- und Telekommunikationsanwendungen verwendet, um auf die Frequenz eines Signals zu verriegeln. Der Fangbereich einer PLL-Schaltung ist typischerweise schmal. Folglich wird bei Takt- und Datenwiedergewinnungsschaltungen (CDR-Schaltungen; CDR = clock and data recovery) üblicherweise eine Frequenzerfassungsunterstützung benötigt. Walker u. a. offenbarten in "A 1,5 Gigabit/s link interface chipset for computer data transmission", IEEE J. Selected Areas Communication, eine Technik, die spezielle Trainingsdatensequenzen verwendet. Die Sendeseite sendet während eines Empfängerfrequenz-/Phasenerfassungszustandes spezielle Trainingssequenzen (taktähnliche Signale). Der Nachteil besteht jedoch darin, daß die Trainingssequenzen nicht immer für alle Anwendungen verfügbar sind.
• Ein weiteres im Stand der Technik bekanntes Verfahren verwendet Frequenzdetektoren (FDs), die bezüglich der Eingangsdaten und des I- und Q-Ausgangssignals des spannungsgesteuerten Oszillators (VCO; VCO = voltage-controlled oscillator) arbeiten. Diese FDs können im wesentlichen in zwei Typen eingestuft werden: einen Vierfach-Korrelator (quadricorrelator) und einen Drehfrequenzdetektor. Der Vierfach-Korrelator kann entweder analog oder digital sein, wohingegen ein Drehfrequenzdetektor digital ist. Ein analoger Vierfach-Korrelator erfordert viele spezielle analoge Komponenten einschließlich eines Gleichrichters, eines Differenzierglieds, usw., wie es von Gardner in "Properties of Frequency Diffe rence Detectors", IEEE Trans. Comm., offenbart ist. Dieser Korrelator ist schwierig zu implementieren, wobei es ferner möglich ist, daß derselbe nicht unter allen Bedingungen korrekt arbeitet, wenn derselbe nicht sorgfältig entworfen ist. Die digitalen Implementierungen, wie z. B. diejenigen, die von Pottbacker u. a. in "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gigabit/s"; IEEE Journal of Solid State Circuits, oder von Messerschmitt u. a. in "Frequency Detectors for PLL Acquisition in Timing and Carrier Recovery", IEEE Trans. Comm., offenbart sind, weisen einen verwendbaren Frequenzbereich von höchstens +/– 50% auf, wobei die verwendbaren Frequenzbereiche jedoch abhängig von der Implementierung und der Statistik der Eingangsdaten häufig schmäler sind. Aufgrund von Herstellungsprozeß-, Temperatur- und Versorgungsspannungsänderungen (VCC-Änderungen) weisen viele integrierte VCOs einen oberen Frequenzbereich, der größer als das Doppelte der Nennfrequenz ist, und ein unteres Ende auf, das weniger als die Hälfte der Nennfrequenz beträgt. Folglich sind diese digitalen Implementierungen in dieser Hinsicht nicht geeignet. Außerdem sind dieselben aufgrund von Jitter auf den Eingangsdaten oder aufgrund von vereinzelten Bitfehlern ferner für falsche Anzeigen einer fehlenden Verriegelung anfällig.
• Weitere im Stand der Technik bekannte Lösungen verwenden ein lokales Referenztaktsignal. Der VCO ist ausgelegt, um auf dieses Referenzsignal frequenzmäßig zu verriegeln. Dieses Verfahren ist robust, da dasselbe nicht auf den Eingangsdatenstrom angewiesen ist. Zwei Variationen sind allgemein üblich. Bei der ersten bewirkt ein extern zugeführtes Steuersignal für eine Verriegelung auf das Referenzsignal, daß sich die PLL-Schaltung ausschließlich auf das Referenztaktsignal verriegelt. Wenn diese Frequenzverriegelung erreicht worden ist, phasenverriegelt sich die PLL-Schaltung auf die Daten, wenn das Steuersignal deaktiviert ist. Der Nachteil besteht jedoch darin, daß die Anwender ein zusätzliches Steuersignal bereitstellen müssen, was nicht immer zweckmäßig ist. Bei der zweiten Variation liefert ein Verriege lungsdetektor ein Steuersignal für eine automatische Verriegelung auf ein Referenzsignal. Der Verriegelungsdetektor aktiviert dieses Steuersignal, wenn derselbe davon ausgeht, daß die PLL-Schaltung nicht verriegelt ist. Dieser Verriegelungsdetektor arbeitet entsprechend zu den Frequenzdetektorverfahren bezüglich der Eingangsdaten und des VCO-Ausgangssignals. Dieser Verriegelungsdetektor besitzt folglich entsprechende Probleme, wie beispielsweise einen schmalen verwendbaren Frequenzbereich, eine Anfälligkeit für eine fehlerhafte Anzeige einer fehlenden Verriegelung aufgrund von Jitter auf den Eingangsdaten oder aufgrund des Auftretens von vereinzelten Bitfehlern.
• Die JP 61-161419 A offenbart eine Eingangsschaltung für einen Drehcodierer. Die Schaltung umfasst D-Flip-Flops, deren Ausgangssignale einer ODER-Schaltung zugeführt werden. Den Dateneingängen der D-Flip-Flops werden Pulse zugeführt und Taktsignale. Mit dieser Schaltung kann eine Drehrichtung des Drehcodierers erkannt werden.
• Das US-Patent Nr. 5,384_`781 offenbart eine Schaltung zur automatischen Versatz-Kalibration von Multikanal-Signalquellen. Die Schaltung umfaßt zwei gekoppelte Flip-Flops, wobei ein Ausgangsignal einer ersten Signalquelle in den D-Eingang des ersten Flip-Flops und in den Takteingang des zweiten Flip-Flops eingegeben wird, und wobei ein Ausgangssignal einer zweiten Signalquelle in den D-Eingang des zweiten Flip-Flops und in den Takteingang des ersten Flip-Flops eingegeben wird. Damit werden Versatz-Signale erzeugt, die in einen Mikroprozessor eingespeist werden, der basierend auf den Zuständen eine Signalverzögerung des Signals erhöht, das vorauseilt. Wenn die erste Signalquelle vorauseilt, ist das Versatzsignal des ersten Flip-Flops hoch. Wenn dagegen die zweite Signalquelle vorauseilt, ist das Versatzsignal des zweiten Flip-Flops hoch.
• Die Aufgabe der vorliegenden Erfindung besteht darin, eine Entprellschaltung zu schaffen, die für die PLL-Frequenzerfassung bei Takt- und Datenrückgewinnungsschaltungen geeignet ist.
• Die Aufgabe wird durch eine Entprellschaltung gemäß Anspruch 1 gelöst.
• Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
• 1 einen Phasenregelkreis.
• 2 ein Blockdiagramm für den in 1 gezeigten Frequenzdetektor mit Totband.
• 3A–B die gewünschte Frequenzcharakteristik für den in 2 gezeigten Frequenzdetektor mit Totband.
• 4A–B einen im Stand der Technik bekannten Drehfrequenzdetektor.
• 5 einen allgemein dargestellten Überabtastungsdrehfrequenzdetektor.
• 6A–C einen Doppelratendrehfrequenzdetektor.
• 7A–C einen Vierfachratendrehfrequenzdetektor.
• 8 die in 2 dargestellte Entprellschaltung gemäß der vorliegenden Erfindung.
• 9 den in 9 dargestellten Frequenzkomparator.
• 1 stellt ein Blockdiagramm eines Phasenregelkreises (PLL-Schaltung) 10 dar. Ein Addierer 12 empfängt die Ausgangssignale von einem Phasendetektor 14 und einem Frequenzdetektor 16 als Eingangssignale. Der Ausgang des Addierers 12 ist mit einem Schleifenfilter 18 verbunden. Ein Eingang eines spannungsgesteuerten Oszillators (VCO; VCO = voltage controlled oscillator) 19 ist mit dem Schleifenfilter 18 verbunden, während der Ausgang mit dem Phasendetektor 14 und einem Teiler 15 verbunden ist. Der Teiler 15 ist ferner mit dem Frequenzdetektor 16 verbunden. Der Phasendetektor 14 empfängt Daten als Eingangssignal. Der Frequenzdetektor 16 empfängt zwei Taktsignale f_REF und f_Totband.
• 2 stellt ein Blockdiagramm für den Frequenzdetektor mit Totband 16 dar, der in 1 dargestellt ist. Ein Drehfrequenzdetektor 20 erzeugt ein Hoch/Niedrig-Ausgangssignal und ein Überlagerungsausgangssignal (beat output), und ist mit einer erfindungsgemäßen Entprellschaltung (debouncer circuit) 22 verbunden. Der Überlagerungsausgang des Frequenzdetektors 20 ist mit einem Eingang eines Frequenzkomparators 24 verbunden. Der andere Eingang des Komparators 24 ist mit f_Totband verbunden. Das Hoch/Niedrig-Ausgangssignal des Frequenzdetektors (20) wird von einer Tristate-Schaltung oder einer ähnlichen Vorrichtung 25 freigegeben/gesperrt, die sich unter der Steuerung des Inband-Ausgangssignals des Frequenzkomparators 24 befindet.
• Die 3A–B stellen die gewünschten Eigenschaften des Frequenzdetektors mit Totband 16 dar, der in 2 dargestellt ist. Das Ausgangssignal ist Null, wenn der Frequenzunterschied weniger als f_Totband (beispielsweise 4% der Nennfrequenz) beträgt. Obwohl das lokale Referenztaktsignal bezüglich der Frequenz sehr nahe an den Eingangsdaten (beispielsweise innerhalb 100 PPM) angeordnet ist, wird dieses Totband benötigt, da dasselbe häufig nicht frequenzverriegelt ist. Dieses Band muß einerseits schmaler als der Ziehbereich der PLL-Schaltung sein, andererseits jedoch breit genug sein, um einen bestimmten Frequenzunterschied zwischen der Datenrate und dem lokalen Referenztaktsignal, und ferner einen Jitter und ein sehr langsames Phasenschwanken (Wander) in dem Dateneingangssignal zu ermöglichen.
• Das Ausgangssignal des Frequenzdetektors mit Totband erreicht schnell eine Sättigung, wenn der Frequenzunterschied gröber als f_Totband ist. Der Frequenzdetektor steuert die Schleife mit voller Kraft aus, wenn sich der spannungsgesteuerte Oszillator (VCO) außerhalb des Bandes befindet. Dies stellt sicher, daß die Schleife zurück in das Totband getrieben wird, selbst wenn mögliche Versätze in dem Schleifenfilter und ein mögliches fehlerhaftes Ausgangssignal von dem Phasendetektor vorliegen.
• Der Drehfrequenzdetektor vergleicht das Ausgangssignal des VCO mit dem Referenztaktsignal und erzeugt einen Überlagerungston (beat tone) bei der Differenzfrequenz und ein logisches Signal, das anzeigt, ob der VCO zu schnell oder zu langsam ist. Die Entprellschaltung gemäß der vorliegenden Erfindung entfernt die unerwünschten Übergänge in dem Überlagerungssignal. Der Frequenzkomparator vergleicht den Überlagerungston mit einer bekannten niedrigen Frequenz, die beispielsweise durch Herunterteilen der Referenztaktsignals erzeugt werden kann. Wenn der Überlagerungston langsamer als diese Frequenz ist, ist das Ausgangssignal des Frequenzkomparators eine logische Eins, welche verwendet wird, um das Hoch/Niedrig-Ausgangssignal zu sperren (tristate). Nachdem der Frequenzdetektor gesperrt ist, ist nur der Phasendetektor im Betrieb, um den VCO auf die Eingangsdaten phasenzuverriegeln.
• Drehfrequenzdetektoren sind zum Erzeugen eines Überlagerungstons und einer Hoch/Niedrig-Anzeige gut geeignet. Bei einem im Stand der Technik bekannten Drehfrequenzdetektor (gezeigt in 4A) werden ein Taktsignal f_I und dessen Quadratursignal f_Q von einem weiteren Signal f_REF abgetastet, das dieselbe Nennfrequenz aufweist. Wenn die zwei Frequenzen exakt übereinstimmen, sind die abgetasteten Werte statisch, d. h., der abgetastete Vektor bleibt in einem bestimmten Quadranten A, B, C oder D (gezeigt in 4B). Wenn sich die zwei Frequenzen ein wenig unterscheiden, dreht sich der Vektor abhängig von dem Vorzeichen der Frequenzdifferenz in der einen oder anderen Richtung, wodurch wiederum das Hoch/Niedrig-Signal und der Überlagerungston erzeugt werden. Diese Vorrichtung weist jedoch einen maximalen verwendbaren Frequenzbereich von lediglich +/– 50% auf (gezeigt in 4C). Dieser ist gewöhnlicherweise nicht breit genug, um die Frequenzänderungen eines integrierten VCO abzudecken.
• 5 stellt einen allgemeinen Überabtastungsdrehfrequenz detektor dar. Eine Phasenabtasteinrichtung 26 tastet die Phase der Eingangssignale ab. Ein Phasenkorrekturgenerator 32 erzeugt aufgrund der Überabtastung eine Korrekturphase. Eine Subtrahierschaltung 28 korrigiert das Ausgangssignal der Phasenabtasteinrichtung 26. Das Ausgangssignal der Subtrahierschaltung ist mit einem Drehrichtungs-/Frequenzdetektorblock verbunden. Das Ausgangssignal dieses Blocks gibt die Drehrichtung und die Überlagerungsfrequenz an.
• Während des Betriebs mißt der allgemeine Überabtastungsdrehfrequenzdetektor, den Frequenzfehler eines Signals, beispielsweise f_VCO, indem dasselbe mit einem Referenzsignal, beispielsweise f_REF, abgetastet wird. fVCO = fNENN + Δf (t) (1) fREF = kfNENN (2)
• Da das Signal f_VCO mit einer Rate von f_REF abgetastet wird, ergibt sich folgende Phasendrehung zwischen aufeinanderfolgenden Abtastwerten:

  
• Die Drehung besteht aus zwei Termen:

  

  ist der gewünschte Term, der Δf(t), d. h. dem Frequenzfehler, entspricht; und 2π/k ist auf den Überabtastungszustand zurück zuführen. Um die Phasenabtastwerte für eine Überabtastung durch k zu korrigieren, muß der Überabtastungsphasenfehlerterm 2π/k beseitigt werden.
• Falls k = 1 ist, ist kein Fehler vorhanden. Falls k = 2 (doppelte Rate) ist, weist jeder Abtastwert n, wobei n eine Ganzzahl ist, einen Fehler von πn oder eine abwechselnde Polaritätsumkehr zwischen den Abtastwerten auf. Falls k = 4 (vierfache Rate) beträgt der Phasenfehler eines Abtastwertes n nπ/2.
• Wenn die Phasenabtasteinrichtung 26 binär-quantisierte I-, Q-Abtastwerte mißt, ist bei dem bevorzugten Ausführungsbeispiel k auf 1, 2 oder 4 begrenzt. Mit einer allgemeineren Mehrphasenabtasteinrichtung ist k beliebig. In diesem allgemeinen Fall ist die Phasenkorrektur des Abtastwertes n

  
• Die I- und Q-Abtastwerte werden mit den folgenden Formeln für eine Vektorrotation in korrigierte Abtastwerte I' und Q' eingestellt: I'(n) = cos(θc(n))In + sin(θc(n))Qn (6) Q'(n) = – sin(θc(n))In + cos(θc(n))Qn (7)
• Wenn k = 2 oder 4 ist, vereinfachen sich die Cosinus- und Sinusterme zu cos(nπ) und sin(nπ) oder ∊(0, 1, –1), wobei dies zu einer sehr einfachen digitalen Implementierung beiträgt.
• Die 6A–C stellen ein schematisches Diagramm eines Doppelratendrehfrequenzdetektors 20 dar, der das in 5 dargestellte Funktionsblockdiagramm implementiert. Eine erste Doppelflanken-getriggerte Wechselinvertierungslatch-Schal tung (AIL-Schaltung; AIL = alternating inverting latch) und eine zweite AIL-Schaltung empfangen ein Referenzsignal f_REF als Takteingangssignal. Das Eingangssignal an der ersten AIL-Schaltung ist f_I, während das Eingangssignal an der zweiten AIL-Schaltung f_Q ist. Ein D-Flip-Flop 46 ist mittels des Ausgangssignals der zweiten AIL-Schaltung getaktet, während dasselbe das Ausgangssignal der ersten AIL-Schaltung als Eingangssignal empfängt. Das Ausgangssignal des Flip-Flops 46 gibt das Vorzeichen des Frequenzversatzes wieder. Ein XOR-Gatter 48 ist mit den Ausgängen der ersten und zweiten AIL-Schaltung verbunden. Das Ausgangssignal des XOR 48 gibt die Überlagerungsfrequenz oder die Größe des Frequenzversatzes Δf(t) an. Es wird einem Fachmann auf diesem Gebiet offensichtlich, daß die Erzeugung des Überlagerungssignals auf eine unterschiedliche Art und Weise, die z. B. das einfache Auswählen eines der AIL-Ausgangssignale als das Überlagerungssignal umfaßt, erreicht werden kann.
• Jede AIL-Schaltung umfaßt eine erste D-Latch-Schaltung 34, 42 und eine zweite D-Latch-Schaltung 36, 40. Das Takteingangssignal der ersten D-Latch-Schaltung 34, 42 ist invertiert. Die Eingänge der D-Latch-Schaltungen 34, 36, 40, 42 sind miteinander verbunden. Die Eingangssignale für einen Selektor 38, 44 mit zwei Eingängen sind das negierte Ausgangssignal der ersten D-Latch-Schaltung 34, 42 und das Ausgangssignal der zweiten D-Latch-Schaltung 36, 40.
• Wenn die Überabtastungsfrequenz den doppelten Wert der Nennrate annimmt, haben wir gezeigt, daß die abgetasteten Vektoren eine Störung von 180° auf abwechselnden Abtastwerten zeigen. Diese Abtastwerte können durch abwechselndes Invertieren der abgetasteten Vektoren phasenkorrigiert werden. Der Drehsinn und die Frequenz der Drehung dieses phasenkorrigierten Vektors geben die Richtung und die Frequenzdifferenz von Δf(t) wieder. Diese abwechselnde Inversionsfunktion ist als Bestandteil der Abtast-AIL-Schaltung implementiert: diese spezielle Doppelflanken-getriggerte Latch-Schaltung setzt sein Ausgangssignal Q an seiner ansteigenden Taktflan ke auf D, und setzt Q an der fallenden Flanke auf D.
• Der verwendbare Bereich dieses Doppelratendetektors ist auf +/– 100% oder ausgehend vom Gleichstrom auf die doppelte Nennfrequenz verdoppelt. Das Überlagerungsfrequenzausgangssignal über dem Frequenzversatz ist in 6C graphisch dargestellt.
• Falls die Doppelratenabtastung immer noch keinen ausreichenden Abdeckungsbereich bereitstellt, kann ein alternatives Ausführungsbeispiel, d, h. ein Vierfachratenabtastungsschema (gezeigt in den 7A–C), verwendet werden. Ohne Phasenkorrektur dreht sich der abgetastete Vektor entgegen dem Uhrzeigersinn um 90° pro Abtastwert, wenn sich die Frequenz in der Nähe der Nennrate befindet. Eine. Phasenkorrektur dreht den abgetasteten Vektor nacheinander um 0°, 90°, 180° und 270° und wiederholt dies. In der Wahrheitstabelle, die in 7A gezeigt ist, sind die vier Zustände, die den vier unterschiedlichen Drehwinkeln (in Grad) entsprechen, als 00, 01, 11 und 10 codiert. Die Funktion kann mit zwei Selektoren, d. h. zwei 4:1-Multiplexern, die in 7B gezeigt sind, implementiert werden. Der phasenkorrigierte Vektor liefert den Drehsinn und die Größe des Frequenzversatzes. Der verwendbare Bereich ist auf +/– 200% vervierfacht, oder beträgt ausgehend vom Gleichstrom den dreifachen Wert der Nennfrequenz. Das Überlagerungsfrequenzausgangssignal über dem Frequenzversatz ist in 7C dargestellt.
• Die Entprellschaltung 22 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist in 8 dargestellt. Ein Signal beatI ist das Eingangssignal in eine erste Latch-Schaltung 66 und das Takteingangssignal in eine zweite Latch-Schaltung 68. Ein Signal beatQ ist das Eingangssignal in die zweite Latch-Schaltung 68 und das Takteingangssignal in die erste Latch-Schaltung 66. Die Ausgangssignale der ersten und zweiten Latch-Schaltung 66, 68, beatI' und beatQ', sind entprellte Signale. Dieselben können optional mit einem XOR-Gatter 70 kombiniert werden.
• Die Entprellschaltung 22 achtet auf die Situationen, wenn sich der phasenkorrigierte Vektor nicht oder nur geringfügig dreht, was auftritt, wenn die PLL-Schaltung verriegelt ist oder sich sehr nahe an diesem Zustand befindet. Dieser Vektor kann zufällig in der Nähe der Grenze zwischen zwei benachbarten Quadranten liegen. Unter dieser Bedingung können unerwünschte Überlagerungssignale aus einem Jitter auf den Taktsignalen, aus einer Metastabilität der Flip-Flops, aus einem Rauschen der Leistungsversorgung oder aus anderen Rauschquellen erzeugt werden. Da lediglich ein Bit des Vektors zittert, während das andere eindeutig statisch ist, beseitigt eine Querkopplung der zwei Bits dieses Vektors mit dem D- und Q-Eingang der zwei D-Latch-Schaltungen das Zittern.
• 9 stellt den in 2 gezeigten Frequenzkomparator 24 dar. Eine Flanken-getriggerte S-R-Latch-Schaltung 72 empfängt das Totbandsignal an dem S-Eingang und das Überlagerungssignal an dem R-Eingang. Der Eingang eines D-Flip-Flop 74 ist mit dem Ausgang der S-R-Latch-Schaltung 72 verbunden und wird durch das Überlagerungssignal getaktet. Das Ausgangssignal des D-Flip-Flops 74 zeigt an, daß das Überlagerungssignal "Inband" ist.
• Der Frequenzkomparator 24 vergleicht die Überlagerungsfrequenz mit einer bekannten (gewöhnlicherweise niedrigen) Frequenz f_{T otband}. Falls die Überlagerungsfrequenz niedriger ist, arbeitet die PLL-Schaltung in dem vorgeschriebenen Totband. Die Hauptanforderung an diesen Frequenzkomparator 24 besteht darin, daß, wenn der VCO "Inband" ist, das Ausgangssignal statisch sein muß und keine Störpulse aufweist. Diese Eigenschaft kann ohne weiteres durch eine Überprüfung verifiziert werden: das Inband-Signal wird durch das Überlagerungssignal herausgetaktet. Das Überlagerungssignal setzt ferner die S-R-Latch-Schaltung 72 zurück. Falls das Überlagerungssignal dasjenige mit einer niedrigeren Frequenz ist, ist zwischen zwei aufeinanderfolgenden Überlagerungssignal flanken sichergestellt, daß zumindest eine f_Totband-Flanke vorhanden ist, die das S-R-Flip-Flop 38 setzt. Folglich ist das Ausgangssignal immer Eins. Wenn sich dasselbe außerhalb des Bandes befindet, ist es annehmbar, Störpulse zu erzeugen, wobei dieser Entwurf dies tatsächlich tut. Der Verlauf des mittleren Ausgangssignals über dem Frequenzunterschied ist in 3A graphisch dargestellt. Dieses Ausgangssignal in Verbindung mit dem Hoch/Niedrig-Signal implementiert die gewünschten Frequenzdetektorgesamteigenschaften, die in 3B dargestellt sind.
• Es ist ein eleganter Entwurf dargestellt, der digitale Standardzellen verwendet. Der Entwurf ist robust, da das Frequenzerfassungsverfahren durch ein lokales Referenztaktsignal unterstützt wird. Derselbe ist gegenüber einem falschen Taktsignal, vereinzelt auftretenden Bitfehlern und einem Jitter auf den Eingangsdaten widerstandsfähig. Dies ist eine sehr wichtige Eigenschaft für Datenkommunikationsanwendungen, die von den Kosten bestimmt sind und folglich gewöhnlicherweise keine perfekten Signalqualitäten aufweisen. Außerdem weist dieser Entwurf einen breiten verwendbaren Frequenzbereich auf, um die Variationen eines integrierten VCO abzudecken. Die Frequenz des VCO darf nicht von dem Totband abweichen, wobei es unerheblich ist, welches Signal an dem Dateneingang empfangen wird, wobei kein Eingangssignal, ein Störeingangssignal oder Daten mit einer falschen Bitrate vorhanden sein können. Dieser neue Entwurf hält den VCO jederzeit ungefähr in einer Frequenzverriegelung, wodurch die Phasenerfassungszeitdauer stark reduziert wird.

Claims (1)

1. Entprellschaltung (22) mit folgenden Merkmalen: einem ersten Flip-Flop (66), das einen Ausgang aufweist, und das ein erstes Eingangssignal an einem Eingang und ein zweites Eingangssignal an einem Takteingang empfängt; und einem zweiten Flip-Flop (68), das einen Ausgang aufweist, und das das zweite Eingangssignal an einem Eingang und das erste Eingangssignal an einem Takteingang empfängt; wobei an den Ausgängen des ersten und zweiten Flip-Flops entprellte Versionen des ersten und zweiten Eingangssignals bereitstellbar sind; und einem XOR-Gatter (70) zum Kombinieren der entprellten Versionen des ersten und des zweiten Eingangssignals, um ein kombiniertes Ausgangssignal zu erhalten.