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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft allgemein die Übertragung von digitalisierten
Informationen und genauer eine Vorrichtung zum Verriegeln eines
Empfängers
mit einem Sender, wobei digitale Signalkennzeichen zur Steuerung
einer Phase eines spannungsgesteuerten Oszillators verwendet werden,
in Übereinstimmung
mit dem Oberbegriff von Anspruch 1.
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Hintergrund
der Erfindung
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Es
ist bekannt, dass ein Empfänger
durch Eingangsdaten über
eine Verriegelungsvorrichtung mit einer Phasenregelkreisschaltung
(PLL-Schaltung), die einen spannungsgesteuerten Oszillator umfasst,
verriegelt werden kann. Das Oszillatorsignal wird genutzt, um das
Schreiben von Eingangsdaten in eine Verriegelungsvorrichtung zu
takten und um die Eingangsdaten bei einer weiteren Übertragung der
empfangenen Signale an die anderen Vorrichtungen zu verfolgen. Die
verriegelte Bedingung wird bei bestimmten Begrenzungen des anfänglichen
Anpassungsfehlers in Bezug auf die Phase und Frequenz des spannungsgesteuerten
Oszillators (VCO) und der Eingangsdaten erzielt (siehe F. M. Gardner,
Phaselock Technique, J. Wiley & Sons,
1979, Kap. 4). Wenn anfängliche
Frequenz- oder/und Phasenwerte zulässige Grenzwerte überschreiten,
erreicht die PLL-Schaltung nicht die verriegelte Bedingung. Um den
Bereich der anfänglichen
Frequenz- und Phasenwerte, bei denen die PLL-Schaltung durch Eingangsdaten
verriegelt werden kann, auszudehnen, wird eine erzwungene Veränderung
einer Frequenz und/oder Phase genutzt.
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In
digitalen Kommunikationssystem-Empfängern kann die PLL-Schaltung
mit dem VCO durch die Verwendung eines Phasendetektors und einer
zusätzlichen
Einheit zum erzwungenen Abtasten der gesteuerten Oszillatorfrequenz
innerhalb der PLL-Schaltung (siehe F. M. Gardner, Phaselock Technique,
J. Wiley & Sons,
1979, Kap. 5) oder einer Eingangssignalphase (T. N. Lee, J. F. Bulzacchelly, 155
MHz Clock Recovery Delay-and-Phase-Locked Loop, IEEE Journal of
Solid State Circuits, Bd. 27, Nr. 12, S. 1736–1745) phasenverriegelt werden.
Mit der Vorrichtung des Standes der Technik wird ein Verriegelungsband
der PLL-Schaltung wegen einer groben Frequenz- oder Phasenverriegelung
während
des Abtastens ausgedehnt.
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In
F. M. Gadner, Phaselock Technique, J. Wiley & Sons, 1979, Kap. 5, ist eine Digitalempfänger-Verriegelungsvorrichtung
beschrieben, die einen Phasendetektor und eine Entscheidungseinheit,
die jeweils Eingänge
besitzen, an die ein Informationssignal geliefert wird, einen VCO
zum Erzeugen einer Taktfrequenz für den Phasendetektor und die
Entscheidungseinheit, ein Tiefpassfilter (LPF), das einen mit einem
Ausgang des Phasendetektors gekoppelten Eingang besitzt, einen analogen
Addierer, der einen mit einem Ausgang des LPF gekoppelten Eingang
und einen mit einem Sägezahngenerator über einen
steuerbaren Schalter gekoppelten weiteren Eingang und einen mit
einem Steuereingang des VCO gekoppelten Ausgang besitzt, und einen
Blockinformation-Signaldecodierer, der einen mit einem Ausgang der
Entscheidungseinheit gekoppelten Eingang und einen mit einem Steuereingang
des Schalters gekoppelten Ausgang besitzt, umfasst. Der Sägezahngenerator,
der Schalter und der analoge Addierer bilden eine Frequenzabtasteinheit.
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In
der vorhergehenden Vorrichtung wird an dem Ausgang der Entscheidungseinheit
ein digitales Datensignal erzeugt und an dem Ausgang des VCO wird
eine mit dem digitalen Signal verriegelte Taktfrequenz erzeugt.
Falls eine Blockverriegelungsbedingung systematisch verloren geht,
erzeugt der Decodierer ein Abtast-Freigabesignal, wobei der Schalter in
Reaktion darauf einen Ausgang des Sägezahngenerators mit einem
Eingang des Addierers verbindet. Als Ergebnis wird eine Sägezahnspannung
an dem Addiererausgang erzeugt, die eine Veränderung in der VCO-Erzeugungsfrequenz
verursacht. Das Abtasten der VCO-Erzeugungsfrequenz wird beendet, wenn
der Decodierer ein Steuersignal mit einem geeigneten Pegel erzeugt,
das an den Schalter geliefert wird.
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Ein
Problem mit der Verriegelungsvorrichtung des Standes der Technik
liegt in einer erheblichen Zeit, die für ein anfängliches Verriegeln gebraucht
wird. Der Grund ist, dass ein Kurzzeitverlust der PLL-Verriegelungsbedingung
ein Abtasten eines Steuersignals in einer zu der optimalen Richtung
entgegengesetzten Richtung zur Folge hat.
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Eine
Verriegelungsvorrichtung, die einen digitalen Phasendetektor mit
einer Verzögerungseinheit
an einem Eingang und einem analogen Addierer an einem Ausgang, ein
LPF und einen auf einem Quarzkristallgenerator beruhenden VCO umfasst, kommt
aus dem Blickwinkel des technischen Wesens nahe an die beanspruchte
Erfindung heran. Ein Eingangsdatensignal wird an einen ersten Eingang
der Verzögerungseinheit
geliefert, woraufhin die verzögerten
Daten von einem Ausgang der Verzögerungseinheit
an erste Eingänge
des Phasendetektors und der Entscheidungseinheit geliefert werden.
Von dem LPF-Ausgang wird ein Signal an einen zweiten Steuereingang
der Verzögerungseinheit
geliefert. Ein Signal des VCO wird an zweite Eingänge des
Phasendetektors und der Entscheidungseinheit geliefert. Der Phasendetektor
hat mehrere Ausgänge
eines ersten und eines zweiten Typs. Gewichtete Durchschnittsamplitudenwerte
von Impulsen, die an den Eingängen
des ersten und des zweiten Typs erzeugt werden, werden jeweils als
die Schätzwerte
des VCO-Frequenznacheilens und -voreilens relativ zu der Eingangsdatenfrequenz
verwendet. Um die Schätzwerte
zu erhalten, kombiniert der analoge Addierer geeignet gewichtete
Spannungen, die an den Ausgängen
des ersten Typs des Phasendetektors erzeugt wurden, und subtrahiert
geeignet gewichtete Spannungen, die an den Ausgängen des zweiten Typs des Phasendetektors
erzeugt wurden. Ein Ausgangssignal des analogen Addierers wird durch
das LPF gemittelt und das gemittelte Signal wird an Steuereingänge des
VCO und der Verzögerungseinheit geliefert.
Um den VCO durch Eingangsdaten zu verriegeln, sollte die Oszillatorfrequenz
gleich einer Codeerzeugungsfrequenz sein. Von einem Ausgang der Entscheidungseinheit
wird ein digitales Signal bereitgestellt und an dem VCO-Ausgang
eine Taktfrequenz erzeugt, die mit dem empfangenen digitalen Signal verriegelt
ist (siehe den zuvor erwähnten
Literaturhinweis von T. N. Lee, J. F. Bulzacchelly).
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Die
Verriegelungsvorrichtung des Standes der Technik weist jedoch ein
schmales Verriegelungsband der PLL-Schaltung auf, was eine Notwendigkeit
zur Folge hat, einen auf einem Quarzkristall-Resonator beruhenden
VCO zu verwenden.
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Aus
EP 0 735 692 A2 ist
eine Datentakt-Wiederherstellungsschaltung bekannt, die einen Phasenregelkreis
(PLL) mit einem Phasenkomparator umfasst, der einen Eingang zum
Empfangen eines Datensignals, einen Eingang zum Empfangen eines PLL-Rückkopplungssignals
und einen Ausgang zum Bereitstellen eines Steuersignals für eine Ladungspumpe
aufweist. Ein Ausgang der Ladungspumpe ist mit einem Eingang eines
spannungsgesteuerten Oszillators verbunden, der wiederum an seinem
Ausgang das PLL-Rückkopplungssignal
bereitstellt. Zwischen die Ladungspumpe und den spannungsgesteuerten
Oszillator ist eine Addiererschaltung gekoppelt, die durch einen
Detektor für
falsche Verriegelung gesteuert wird, der an seinen Eingängen sowohl
das Datensignal als auch das PLL-Rückkopplungssignal
empfängt.
Wenn der Detektor für
falsche Verriegelung be stimmt, dass die PLL mit der falschen Frequenz
verriegelt ist, wird ein Wert zu dem Kreis hinzugefügt, um den
spannungsgesteuerten Oszillator von der falschen Frequenz, mit der
er verriegelt war, zu verschieben.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es
ist eine Aufgabe der vorliegenden Erfindung, eine Digitalempfänger-Verriegelungsvorrichtung
zu schaffen, die die zuvor erwähnten
Probleme dadurch überwindet,
dass, wenn der verriegelte Zustand verloren geht, ein gerichtetes
Abtasten der VCO-Frequenz erfolgt, bis die Verriegelungsbedingung
erreicht ist. Sie stellt eine verringerte Verriegelungszeit sicher
und minimiert Anforderungen an einen minimal zulässigen Phasen- und Frequenzanpassungsfehler.
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Das
zuvor erwähnte
technische Ergebnis wird durch die Erfindung, wie sie in Anspruch
1 definiert ist, erreicht.
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Das
zuvor erwähnte
technische Ergebnis wird ferner durch eine zweite Ausführungsform
einer Digitalempfänger-Verriegelungsvorrichtung
erreicht, die einen digitalen Phasendetektor, einen analogen Addierer,
der einen mit einem ersten Ausgang des digitalen Phasendetektors
gekoppelten Additionseingang besitzt, ein Tiefpassfilter, das einen
mit einem Ausgang des analogen Addierers gekoppelten Eingang besitzt,
einen spannungsgesteuerten Oszillator, der einen mit einem Ausgang
des Tiefpassfilters gekoppelten Eingang und einen mit einem Eingang
des digitalen Phasendetektors gekoppelten Ausgang besitzt, wobei
ein weiterer Eingang des Phasendetektors mit einem Eingang der Digitalempfänger-Verriegelungsvorrichtung
gekoppelt ist, und eine Entscheidungseinheit, die einen mit einem
Eingang der Digitalempfänger-Verriegelungsvorrichtung
gekoppelten Informationseingang, einen mit einem Ausgang des spannungsgesteuerten
Oszillators gekoppelten Takteingang und einen mit einem Ausgang
der Digitalempfänger-Verriegelungsvorrichtung
gekoppelten Ausgang besitzt, umfasst, wobei in Übereinstimmung mit der Erfindung
die Digitalempfänger-Verriegelungsvorrichtung
ferner einen Doppeleingang-Multiplexer, der einen mit einem zweiten
Ausgang des digitalen Phasendetektors gekoppelten ersten Informationseingang
und einen mit einem Subtraktionseingang des analogen Addierers gekoppelten
Ausgang besitzt, eine Verriegelungszustand-Erfassungsschaltung,
die einen mit einem Eingang der Digitalempfänger-Verriegelungsvorrichtung
gekoppelten ersten Eingang, einen mit einem Ausgang des spannungsgesteuerten
Oszillators gekoppelten zweiten Ein gang besitzt, und einen digitalen
Integrator, der einen mit einem ersten Ausgang der Verriegelungszustand-Erfassungsschaltung
gekoppelten Informationseingang, einen mit einem Eingang der Digitalempfänger-Verriegelungsvorrichtung
gekoppelten Takteingang und einen mit einem Steuereingang des Doppeleingang-Multiplexers
gekoppelten Ausgang besitzt, wobei ein zweiter Ausgang der Verriegelungszustand-Erfassungsschaltung
mit einem zweiten Informationseingang des Doppeleingang-Multiplexers
gekoppelt ist, umfasst.
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Der
digitale Integrator umfasst vorzugsweise ein Schieberegister und
ein UND-Gatter, das mit Informationsausgängen des Schieberegisters,
dessen Takteingang mit einem Takteingang des digitalen Integrators
gekoppelt ist, gekoppelte Eingänge
besitzt, wobei ein Informationseingang des Schieberegisters mit
einem Informationseingang des digitalen Integrators gekoppelt ist
und ein Ausgang des UND-Gatters mit einem Ausgang des digitalen
Integrators gekoppelt ist.
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Die
Verriegelungszustand-Erfassungsschaltung sowohl der ersten als auch
der zweiten Ausführungsform
umfasst vorzugsweise ein erstes, zweites, drittes und viertes Flipflop,
wobei Takteingänge
des ersten und des zweiten Flipflops mit einem zweiten Eingang der
Verriegelungszustand-Erfassungsschaltung gekoppelt sind, ein direkter
Ausgang des ersten Flipflops mit einem Informationseingang des zweiten Flipflops
gekoppelt ist, das einen mit einem Informationseingang des ersten
Flipflops gekoppelten invertierenden Ausgang besitzt, ein Takteingang
eines dritten Flipflops mit einem ersten Eingang der Verriegelungszustand-Erfassungsschaltung
gekoppelt ist, ein Informationseingang des dritten Flipflops mit
einem direkten Ausgang des zweiten Flipflops gekoppelt ist, ein
direkter Ausgang des dritten Flipflops mit einem Takteingang des
vierten Flipflops gekoppelt ist, das einen mit einem direkten Ausgang
des ersten Flipflops gekoppelten Informationseingang besitzt, ein
invertierender Ausgang des dritten Flipflops mit einem ersten Ausgang
der Verriegelungszustand-Erfassungsschaltung gekoppelt ist und ein
direkter Ausgang des vierten Flipflops mit einem zweiten Ausgang
der Verriegelungszustand-Erfassungsschaltung gekoppelt ist.
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In
der Digitalempfänger-Verriegelungsvorrichtung
in Übereinstimmung
mit der Erfindung vergleicht die Verriegelungszustand-Erfassungsschaltung
ununterbrochen die Ankunftszeiten der abfallenden Flanken von Eingangsdaten
mit dem VCO-Signal. Wenn der verriegelte Zustand verloren geht,
erzeugt die Einheit Signale einer unverriegelten Bedingung und eine
Voreil-/Nacheilangabe, indem eine Beziehung zwischen dem Eingangsdatensignal
und VCO-Signalfrequenzen und -phasen bestimmt wird. Um diese Operation
durchzuführen,
wird eine mittlere VCO-Frequenz ausgewählt, die entweder gleich einer
doppelten Codeerzeugungsfrequenz für Eingangsdaten, die dem Ende
oder Anfang eines Taktintervalls entsprechende abfallende Impulsflanken
beispielsweise für
das NRZ-Signal besitzen, oder gleich einer Codeerzeugungsfrequenz
für Eingangsdaten, die
dem Ende eines Taktintervalls entsprechende abfallende Impulsflanken
beispielsweise für
das CMI-Signal besitzen, ist. Bei Erzeugung eines Hochpegelsignals,
das den Verlust einer verriegelten Bedingung angibt, ist einer der
Phasendetektorausgänge
gesperrt, wobei ein Konstantpegelsignal, das das Verriegelungsvoreilen
oder -nacheilen angibt, an den analogen Addierer geliefert wird.
Der Voreil-/Nacheilangabe-Signalpegel
ist so gesetzt, dass er einem Pegel eines Signals an dem Ausgang
des Phasendetektors entspricht, mit dem der Multiplexer gekoppelt
ist. Wenn beispielsweise bei einem Voreilen der Phasendetektor einen
hohen mittleren Pegel erzeugt, sollte der Signalpegel ebenfalls
hoch sein und umgekehrt. Wenn kurze Impulse an den Phasendetektorausgängen vorhanden
sind und ein konstantes Signal an einen der Eingänge des analogen Addierers
geliefert wird, integriert das LPF das Signal und erzeugt eine langsam
zunehmende oder abnehmende Steuerspannung für den VCO in Abhängigkeit
davon, ob die VCO-Signalfrequenz
und -phase denen von Eingangsdaten nacheilen oder voreilen. In diesem
Fall ändert
sich die VCO-Frequenz so lange in eine passende Richtung, bis eine
verriegelte Bedingung erreicht ist.
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Wenn
Eingangsdaten Rauschen beinhalten können, ist ein digitaler Integrator
mit einem Schieberegister und einem Gatter zwischen der Verriegelungszustand-Erfassungsschaltung
und dem Steuereingang des Multiplexers vorgesehen. Das Gatter erzeugt
einen Hochpegel entsprechend einer Angabe für einen unverriegelten Zustand
und verursacht, dass ein VCO-Steuersignal abgetastet wird, wenn das
Schieberegister alles "Einsen" enthält, und
einen Tiefpegel in dem entgegengesetzten Fall. Im Ergebnis wird
die Auswirkung von Rauschen auf den stabilen Betrieb der PLL-Schaltung
einschließlich
des Phasendetektors, des analogen Addierers, des LPF und des VCO
vermieden.
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Kurzbeschreibung
der Zeichnungen
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Die
vorliegende Erfindung wird aufgrund der folgenden ausführlichen
Beschreibung ihrer Ausführungsformen
in Verbindung mit der beigefügten Zeichnung besser
verständlich,
in der
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1 ein
Blockschaltplan einer ersten Ausführungsform einer Digitalempfänger-Verriegelungsvorrichtung
in Übereinstimmung
mit der vorliegenden Erfindung ist;
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2 Spannungsverteilungs-Diagramme von Eingängen und
Ausgängen
der Digitalempfänger-Verriegelungsvorrichtungseinheiten
für die CMI-Eingangsdatensignale
darstellt;
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3 Spannungsverteilungs-Diagramme von
Eingängen
und Ausgängen
der Digitalempfänger-Verriegelungsvorrichtungseinheiten
für die NRZ-Eingangsdatensignale
darstellt;
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4 ein
Blockschaltplan einer zweiten Ausführungsform einer Digitalempfänger-Verriegelungsvorrichtung
in Übereinstimmung
mit der vorliegenden Erfindung ist.
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Beschreibung
der bevorzugten Ausführungsformen
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In 1 ist
eine Digitalempfänger-Verriegelungsvorrichtung
gezeigt, die einen digitalen Phasendetektor 1 umfasst,
der mit einem Additionseingang eines analogen Addierers 2 bzw.
mit einem ersten Informationseingang eines Doppeleingang-Multiplexers 3 verbundene
Ausgänge
besitzt, wobei ein Ausgang des Doppeleingang-Multiplexers mit einem Subtraktionseingang
des analogen Addieres 2 verbunden ist. Ein Ausgang des
Addierers 2 ist mit einem Eingang eines LPF 4 gekoppelt,
dessen Ausgang mit einem Eingang eines VCO 5 gekoppelt
ist. Ein Ausgang des VCO 5 ist mit einem Takteingang der
Entscheidungseinheit 6 verbunden, deren Informationseingang
mit einem Eingang der Digitalempfänger-Verriegelungsvorrichtung gekoppelt ist,
an den außerdem
ein erster Eingang des Phasendetektors 1 und ein erster
Eingang einer Verriegelungszustand-Erfassungsschaltung 7 gekoppelt
sind. Ein zweiter Eingang der Schaltung 7, ein zweiter
Eingang des Phasendetektors 1 und ein Takteingang der Entscheidungseinheit 6 sind
mit einem Ausgang des VCO 5 gekoppelt. Ein erster Ausgang
der Verriegelungszustand-Erfassungsschaltung 7, der ein
Ausgang für
die Angabe eines unverriegelten Zustands ist, ist mit einem Steuereingang
eines Doppeleingang-Multiplexers 3 gekoppelt, der einen
mit einem zweiten Eingang der Schaltung 7 verbundenen zweiten
Informationseingang besitzt, der ein Ausgang für die Angabe eines Verriegelungsvoreilens
oder -nacheilens ist.
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Wie
in 1 gezeigt wird, umfasst die Verriegelungszustand-Erfassungsschaltung 7 ein
erstes Flipflop 8, ein zweites Flipflop 9, ein
drittes Flipflop 10 und ein viertes Flipflop 11,
wobei die Flipflops 10, 11 durch die abfallende
Impulssignalflanke getaktet sind, das Flipflop 8 durch
einen Hochpegel getaktet ist und das Flipflop 9 durch einen
Tiefpegel getaktet ist. Die Takteingänge des ersten und zweiten
Flipflops 8, 9 sind mit einem zweiten Eingang
der Verriegelungszustand-Erfassungsschaltung 7 verbunden. Ein
direkter Ausgang des ersten Flipflops 8 ist mit einem Informationseingang
des zweiten Flipflops 9 gekoppelt, von dem ein invertierender
Ausgang mit einem Informationseingang des ersten Flipflops 8 gekoppelt
ist. Ein Takteingang des dritten Flipflops 10 ist mit einem
ersten Eingang der Verriegelungszustand-Erfassungsschaltung 7 gekoppelt.
Ein Informationseingang des dritten Flipflops 10 ist mit
einem direkten Eingang des zweiten Flipflops 9 gekoppelt
und ein direkter Ausgang des dritten Flipflops 10 ist mit
einem Takteingang des vierten Flipflops 11 gekoppelt, dessen
Informationseingang mit einem direkten Ausgang des ersten Flipflops 8 verbunden
ist. Ein invertierender Ausgang des dritten Flipflops 10 ist
mit einem ersten Ausgang der Verriegelungszustand-Erfassungsschaltung 7 gekoppelt
und ein direkter Ausgang des vierten Flipflops 11 ist mit
einem zweiten Ausgang der Verriegelungszustand-Erfassungsschaltung
gekoppelt.
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Eine
Ausführungsform
einer in 4 dargestellten Digitalempfänger-Verriegelungsvorrichtung weicht
von der Ausführungsform
von 1 durch die Tatsache ab, dass sie ferner einen
digitalen Integrator 12 umfasst, der einen mit einem ersten
Ausgang der Verriegelungszustand-Erfassungsschaltung 7 gekoppelten
Informationseingang, einen mit einem Eingang der Verriegelungsvorrichtung
gekoppelten Takteingang und einen mit einem Steuereingang des Doppeleingang-Multiplexers
verbundenen Ausgang besitzt. Der digitale Integrator 12 umfasst
ein Schieberegister 13 mit parallelen Ausgängen, das
von einer ansteigenden Flanke eines Eingangssignals getaktet ist,
und ein UND-Gatter 14, das einen Hochpegel an dem Ausgang
davon erzeugt, wenn das Register 13 alles "Einsen" enthält. Die
Eingänge
des UND-Gatters 14 sind jeweils mit Informationsausgängen des
Schieberegisters 13 gekoppelt, das einen mit einem Takteingang
des digitalen Integrators 12 gekoppelten Takteingang und
einen mit einem Informationseingang des digitalen Integrators 12 gekoppelten
Informationseingang besitzt, wobei ein Ausgang des UND-Gatters 14 mit
einem Ausgang des digitalen Integrators 12 gekoppelt ist.
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Eine
Digitalempfänger-Verriegelungsvorrichtung
arbeitet wie folgt. Anfangs, wenn eine Verriegelungsbedingung abwesend
ist, "gleitet" eine Phase des VCO-5-Signals
relativ zu einer Phase eines Eingangsdatensignals. Zu irgendeinem
Zeitpunkt wird "1" durch die abfallende
Flanke der Eingangsdatenimpulse und dann "0" in
das Flipflop 10 geschrieben. Dies veranlasst eine Erzeugung
von richtig gesetzten Pegeln von Verriegelungszustand- und Voreil-/Nacheilangabesignalen
an einem ersten bzw. zweiten Ausgang der Verriegelungszustand-Erfassungsschaltung 7.
Um den VCO 5 durch Eingangsdaten zu verriegeln, existiert
eine definierte Beziehung zwischen den Eingangsdaten sowie einer
VCO-Signalfrequenz und -phase: Eine abfallende Flanke des VCO-Signals
taktet Daten so, dass die abfallende Signalflanke auf die Mitte
eines Datenimpulses ausgerichtet ist. 2a veranschaulicht
eine richtige Beziehung zwischen Phasen von Signalen, wenn die Eingangsdaten
vom CMI-Format sind. Die Flipflops 8 und 9 sind
durch ein Frequenzteilerschema verbunden. Ein Ausgangssignal des
Flipflops 9 ist gegenüber
einem Ausgangssignal des Flipflops 8 um 90 Grad verschoben.
Die abfallenden Flanken des CMI-Signals sind auf die Mitte des Ausgangssignalimpulses
des Flipflops 9 ausgerichtet. Daher wird in einer verriegelten
Bedingung immer "1" in das Flipflop 10 geschrieben.
Wenn eine Phase des VCO-5-Signals dem Eingangsdatensignal
voreilt, wird, wie es in 2b gezeigt
ist, zu irgendeinem Zeitpunkt "0" durch die abfallende
Flanke in das Flipflop 10 geschrieben. Da in diesem Fall
ein Signal fTakt des VCO 5 die
Daten aufgrund der Flankenfehlausrichtung nicht takten kann, ist
das Signal nicht länger mit
den Eingangsdaten verriegelt. Wenn die Eingangsdaten dem Signal
des VCO 5 voreilen, wird ebenfalls "0" durch
die abfallende Flanke in das Flipflop 10 geschrieben. Daher
dient ein Signalpegel an dem Ausgang des Flipflops 10 dazu,
einen Verriegelungszustand des VCO-5-Signals und der Eingangsdaten
zu überwachen,
wobei Pegel "1" einer verriegelten
Bedingung entspricht und Pegel "0" einer unverriegelten
Bedingung entspricht.
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Wenn,
bevor die Verriegelung verloren geht, eine "1" in
das Flipflop 10 geschrieben worden ist, wird eine "0" geschrieben, wenn die verriegelte Bedingung
verloren geht, und das Flipflop 11 erzeugt durch die abfallende
Flanke, von der die Informationen von dem Ausgang des Flipflops 8 in
dieses Flipflop geschrieben werden, einen Impuls an dem Taktausgang,
wobei insbesondere "0" geschrieben wird, wenn
das VCO-5-Signal dem Eingangsdatensignal voreilt (2b),
und "1" wird geschrieben,
wenn die VCO-5-Signalphase dem Eingangs datensignal nacheilt.
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3 veranschaulicht
eine richtige Beziehung zwischen dem VCO-5-Signal und Eingangsdatenphasen
für das
NRZ-Signal. In diesem Fall ist eine Erzeugungsfrequenz des VCO 5 gleich
einer doppelten Codeerzeugungsfrequenz. Es folgt aus einem Vergleich
von 2a und 3, dass die Phasenbeziehungen
für die
CMI-Daten auch für
die NRZ-Daten wahr sind, d. h. die Verriegelungszustandsangabe (verriegelt
oder unverriegelt) und Voreil-/Nacheilsignale werden bei den gleichen
Phasenbeziehungen erzeugt.
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Ein
direktes oder invertiertes Verriegelungsangabesignal wird an einen
Eingang des Multiplexers 3 geliefert. In der in 3 dargestellten
Ausführungsform
wird ein Signal von dem invertierenden Ausgang des Flipflops 10 als
ein Steuersignal in dem Multiplexer 3 genutzt. Insbesondere
wenn ein Tiefpegel an dem invertierenden Ausgang des Flipflops 10 erzeugt
wird, d. h. die Vorrichtung in der verriegelten Bedingung ist, wird
der Phasendetektor 1 mit dem analogen Addierer 2 verbunden.
Wenn jedoch ein Hochpegel an dem invertierenden Ausgang des Flipflops 10 erzeugt
worden ist, wird ein konstanter Pegel von dem Flipflop 11 an
einen entsprechenden Eingang des analogen Addierers 2 geliefert.
Wie es in 1 gezeigt wird, ist ein Ausgang
des Multiplexers 3 mit einem Subtraktionseingang des analogen
Addieres 2 gekoppelt. Aus 2b folgt,
dass ein Tiefpegel an dem Ausgang des Flipflops 11 erzeugt
wird, wenn das VCO-5-Signal den Eingangsdaten voreilt. Das
LPF 4 setzt den konstanten Tiefpegel an dem Subtraktionseingang
des analogen Addierers 2 in eine mit der Zeit zunehmende
Spannung um, die als ein Steuersignal an den VCO 5 mit
dem Ergebnis angelegt wird, dass die VCO-5-Frequenz verringert wird.
Wenn die VCO-5-Frequenz mit der Spannung zunehmen sollte,
wird der invertierende Ausgang des Flipflops 11 genutzt.
Daher wird die VCO-Frequenz abgetastet, wenn die verriegelte Bedingung
verloren geht, um die Frequenz- und Phasenfehlanpassung zwischen
dem VCO-5-Signal und den Eingangsdaten zu beheben. In einer
verriegelten Bedingung (2a und 3)
wird das Angabesignal invertiert, wobei der zweite Ausgang des Phasendetektors 1 mit
dem Subtraktionseingang des analogen Addierers 2 gekoppelt
ist. Mit einem geringen Anpassungsfehler hält die Vorrichtung die verriegelte
Bedingung nur durch die FLL-Schaltung mit einem Phasendetektor aufrecht.
Wenn der Anpassungsfehler groß ist, wird
die verriegelte Bedingung nach mehreren Iterationen erreicht. In
der verriegelten Bedingung werden die Eingangsdaten in die Entscheidungseinheit 6 geschrieben,
wobei ein Signal von dem VCO 5 als Taktimpulse verwendet
wird. Die Daten erscheinen an dem Ausgang der Entscheidungseinheit 6 synchron mit
den Impulsen des VCO-5-Signals.
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Leitungsrauschen
kann eine falsche Reaktion der Verriegelungsvorrichtung verursachen,
was ein unerwünschtes
Abtasten der VCO-5-Frequenz zur Folge hat. Um dies zu vermeiden,
kann die Verriegelungsvorrichtung ferner einen digitalen Integrator 12 (4)
umfassen, der auf einem Schieberegister 13 mit parallelen
Ausgängen,
das durch eine ansteigende Flanke des Eingangssignals getaktet ist, und
auf einem UND-Gatter 14 zum Erzeugen eines Hochpegels,
wenn das Schieberegister 13 überall "1en" enthält, beruht.
In dieser Ausführungsform
wird der zum Beginnen des Abtastens der VCO-5-Frequenz
erforderliche Signalpegel, der einen unverriegelten Zustand angibt,
erzeugt, wenn der unverriegelte Zustand wiederholt an dem invertierenden
Ausgang des Flipflops 10 registriert wird. Um Rauschen zu
verringern, wird eine Länge
des Schieberegisters 13 unter Berücksichtigung eines wahrscheinlich
maximalen Rauschdauerwertes ausgewählt.
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Industrielle
Anwendbarkeit
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Eine
Digitalempfänger-Verriegelungsvorrichtung
in Übereinstimmung
mit der vorliegenden Erfindung ist für synchrone digitale Kommunikationssysteme
anwendbar.