KR100389845B1 - 디지털 수신기를 동기화하는 장치 - Google Patents

디지털 수신기를 동기화하는 장치 Download PDF

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KR100389845B1 KR10-1998-0706592A KR19980706592A KR100389845B1 KR 100389845 B1 KR100389845 B1 KR 100389845B1 KR 19980706592 A KR19980706592 A KR 19980706592A KR 100389845 B1 KR100389845 B1 KR 100389845B1
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Abstract

본 발명은 이산 정보 전송(discrete information transmission)의 분야에 관한 것으로써, 보다 더 정확하게 디지털 수신기(digital receiver)를 동기화(同期化)하는 장치에 관한 것이다. 상기 장치는 동기화(同期化, synchronisation)를 위하여 필요한 시간을 줄이고, 주파수 이동과 위상 이동 등에서 수용 가능한 에러(acceptable error)에 관한 필요 조건을 낮추는 것이다. 디지털 위상 탐지기(1)(digital phase detector)의 출력은, 아날로그 가산기(2)(analog adder)의 덧셈 입력(adding input)과 멀티플렉서(3)(multiplexer)의 제 1 정보 입력 등에 각각 연결된다. 멀티플렉서의 출력은 아날로그 가산기(2)의 카운팅 입력(counting input)에 연결되는가 하면, 상기 아날로그 가산기(2)의 출력은 저역 통과 필터(4)를 통하여 전압 제어 발진기(5)(voltage-controlled oscillator)의 입력에 연결된다. 발진기(oscillator)의 출력은 판단-결정 장치(6)(decision-making device)의 클럭 입력에 연결되며, 상기 장치(6)의 정보 입력은, 위상 탐지기(1)(phase detector)의 제 1 입력과 동기(同期) 상태 탐지 유닛(7)(synchronisation state detection unit, lock state detection circuit)의 제 1 출력 등을 갖춘 동기화(同期化) 장치(synchronisation device)의 입력에 연결된다. 위상 탐지기(1)의 제 2 입력과 판단-결정 장치(6)의 클럭 입력 등은, 전압 제어 발진기(5)(VCO)의 출력에 연결된다.
동기(同期) 상태 탐지 유닛(7)의 제 1 출력은 동기화(同期化)가 없음을 지시하는 출력이고, 멀티플렉서(3)의 제어 입력에 연결된다. 동기(同期) 상태 탐지 유닛(7)의 제 2 출력은 동기화(同期化)의 앞섬(advance, lead)과 지연(delay, lag) 등을 지시하는 출력이고, 멀티플렉서(3)의 제 2 정보 입력에 연결된다.
본 발명은 이산 정보 전송(discrete information transmission)의 분야에 관한 것으로써, 보다 더 정확하게 디지털 수신기(digital receiver)를 동기화(同期化)하는 장치에 관한 것이다. 상기 장치는 동기화(同期化, synchronisation)를 위하여 필요한 시간을 줄이고, 주파수 이동과 위상 이동 등에서 수용 가능한 에러(acceptable error)에 관한 필요 조건을 낮추는 것이다. 디지털 위상 탐지기(1)(digital phase detector)의 출력은, 아날로그 가산기(2)(analog adder)의 덧셈 입력(adding input)과 멀티플렉서(3)(multiplexer)의 제 1 정보 입력 등에 각각 연결된다. 멀티플렉서의 출력은 아날로그 가산기(2)의 카운팅 입력(counting input)에 연결되는가 하면, 상기 아날로그 가산기(2)의 출력은 저역 통과 필터(4)를 통하여 전압 제어 발진기(5)(voltage-controlled oscillator)의 입력에 연결된다. 발진기(oscillator)의 출력은 판단-결정 장치(6)(decision-making device)의 클럭 입력에 연결되며, 상기 장치(6)의 정보 입력은, 위상 탐지기(1)(phase detector)의 제 1 입력과 동기(同期) 상태 탐지 유닛(7)(synchronisation state detection unit, lock state detection circuit)의 제 1 출력 등을 갖춘 동기화(同期化) 장치(synchronisation device)의 입력에 연결된다. 위상 탐지기(1)의 제 2 입력과 판단-결정 장치(6)의 클럭 입력 등은, 전압 제어 발진기(5)(VCO)의 출력에 연결된다.
동기(同期) 상태 탐지 유닛(7)의 제 1 출력은 동기화(同期化)가 없음을 지시하는 출력이고, 멀티플렉서(3)의 제어 입력에 연결된다. 동기(同期) 상태 탐지 유닛(7)의 제 2 출력은 동기화(同期化)의 앞섬(advance, lead)과 지연(delay, lag) 등을 지시하는 출력이고, 멀티플렉서(3)의 제 2 정보 입력에 연결된다.

Description

디지털 수신기를 동기화하는 장치
전압 제어 발진기(voltage controlled oscillator, VCO)가 있는 위상 록트 루프(phase-locked loop, PLL)를 갖춘 로킹 장치(locking device, 동기화(同期化) 장치)를 통하여, 입력 데이터(input data)에 의하여 수신기(receiver)를 동기화(同期化)하는 것은 공지되어 있다. 입력 데이터를 동기화(同期化) 장치(locking device)에 기록하는 것을 클럭으로써 동작시키는데, 그리고 수신된 신호를 다른 장치로의 계속되는 전송에서 입력 신호를 추적하는데, 발진기 신호(oscillator signal)는 이용된다. 전압 제어 발진기(VCO)와 입력 데이터 등의 위상과 주파수 등에 동조하여 초기의 정합 에러(initial matching error)의 분명한 제한에서, 동기(同期) 조건(locked condition)은 달성된다(F. M. Gardener 에 의한 위상 동기화(同期化) 기술(Phaselock Technique). J.Wiley & Sons, 1979, ch.4 를 참조하라). 초기의 주파수 값과 초기의 위상 값 또는 어느 하나의 값이 허용 가능한 제한을 초과한다면, 위상 록트 루프 회로(PLL circuit)는 동기(同期) 조건을 달성하지 못한다. 입력 데이터에 의하여 위상 록트 루프 회로(PLL circuit)를 동기화(同期化)하는 초기의 주파수 값과 위상 값 등의 범위를 확장할 목적으로, 주파수와 위상, 또는 어느 하나의 강제적인 변화를 이용한다.
디지털 통신 시스템 수신기에서, 제어 발진기 주파수의 강제적인 탐지를 위한 보충의 유닛과 위상 탐지기 등의 이용을 통하여, 위상 록트 루프 회로(PLL circuit) 내(內)에서 전압 제어 발진기(VCO)로 위상 록트 루프 회로(PLL circuit)를 위상 동기화(同期化)시키고(F. M. Gardener 에 의한 위상 동기화(同期化) 기술(Phaselock Technique). J.Wiley & Sons, 1979, ch.5 를 참조하라), 입력 신호 위상의 강제적인 탐지를 위한 보충의 유닛과 위상 탐지기 등의 이용을 통하여, 위상 록트 루프 회로(PLL circuit) 내(內)에서 전압 제어 발진기(VCO)로 위상 록트 루프 회로(PLL circuit)를 위상 동기화(同期化)시킨다(T.N.Lee, J.F.Vulzacchelly 등에 의한 155 ㎒ 클럭 회복 지연-위상-동기화(同期化) 루프(Clock Recovery Delay -and-Phase-Locked loop), IEEE Journal of Solid State Circuit, v.27, No.12, 1736-1745 페이지를 참조하라). 종래의 기술(技術) 장치에 있어서, 탐지 중(中)에 대략적인 주파수 로크(동기)와 위상 로크(동기) 등 때문에, 위상 록트 루프 회로(PLL circuit)의 동기화(同期化) 대역은 확장된다.
F. M. Gardener 에 의한 위상 동기화(同期化) 기술(Phaselock Technique). J.Wiley & Sons, 1979, ch.5 에 있어서, 정보 신호(information signal)를 공급하는 입력을 각각 가지는 위상 탐지기(phase detector)와 판단 유닛(decision unit) ; 위상 탐지기와 판단 유닛 등을 위한 클럭 주파수(clock frequency)를 생성시키기 위한 전압 제어 발진기(VCO) ; 위상 탐지기의 출력에 결합한 입력을 가지는 저역 통과 필터(LPF) ; 저역 통과 필터의 출력에 결합된 하나의 입력, 제어 가능한 스위치를 통하여 톱니 발생기(saw-tooth generator)에 결합된 또 하나의 입력, 그리고 전압 제어 발진기(VCO)의 제어 입력에 결합된 출력 등을 가지는 아날로그 가산기(analog adder) ; 그리고 판단 유닛의 출력에 결합된 입력과 스위치의 제어 입력에 결합된 출력 등을 가지는 블록 정보 신호 해독기(block information signal decoder) ; 등을 포함하는 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)를 기술(記述)한다. 톱니 발생기, 스위치 및 아날로그 가산기 등은 주파수 탐지 유닛을 구성한다.
상기의 장치에서, 디지털 데이터 신호는 판단 유닛의 출력에서 생성되고, 디지털 신호에 동기화(同期化)하는 클럭 주파수는 전압 제어 발진기(VCO)의 출력에서 생성된다. 블록 동기(同期) 조건을 조직적으로 잃는다면, 톱니 발생기의 출력을 가산기의 입력에 연결시키는 스위치에 응답하여, 해독기는 탐지 가능한 신호를 발생시킨다. 결과로써, 전압 제어 발진기(VCO) 발생 주파수에서 변화를 일으키면서 톱니 전압은 가산기 출력에서 발생된다. 해독기가 스위치에 공급되는 적합한 레벨의 제어 신호를 발생할 때, 전압 제어 발진기(VCO) 발생 주파수의 탐지는 끝난다.
종래 기술(技術)의 동기화(同期化) 장치에 있어서 문제는 초기의 동기화(同期化)를 위하여 상당한 시간을 소비한다. 위상 록트 루프(PLL) 조건의 짧은 기간 손실은 최적 조건과는 반대 방향으로 제어 신호를 탐지하는 결과를 일으키기 때문이다.
기술(技術)적인 면(面)에서 청구된 발명에 보다 근접하는 것은, 입력에서 지연 유닛(delay unit)과 출력에서 아날로그 가산기(analog adder) 등을 가지는 디지털 위상 탐지기 ; 그리고 석영 발생기에 기초를 둔 저역 통과 필터(LPF)와 전압 제어 발진기(VCO) ; 등을 포함하는 동기화(同期化) 장치이다. 입력 데이터 신호는 지연 유닛의 제 1 입력에 공급되고, 지연 유닛의 출력에서 지연된 데이터는 교대로 위상 탐지기의 제 1 입력과 판단 유닛의 제 1 입력 등에 공급된다. 저역 통과 필터 출력에서, 신호는 지연 유닛의 제 2 제어 입력에 공급된다. 전압 제어 발진기(VCO)의 신호는 위상 탐지기와 판단 유닛 등의 제 2 입력에 공급된다. 위상 탐지기는 제 1 형(型)과 제 2 형(型) 등의 몇몇의 출력을 가진다. 제 1 형(型)과 제 2 형(型) 등의 입력에서 생성되는 펄스의 평균으로 조정된 진폭 값은, 입력 데이터 주파수에 관하여 전압 제어 발진기(VCO) 주파수 리드와 래그 등의 판단으로써 이용된다. 판단을 얻을 목적으로, 아날로그 가산기는 위상 탐지기의 제 1 형(型) 출력에서 생성되는 적절하게 조정된 전압 등을 결합하고, 위상 탐지기의 제 2 형(型) 출력에서 생성되는 적절하게 조정된 전압을 감(減)한다. 아날로그 가산기의 출력 신호는 저역 통과 필터에 의하여 평균되며, 평균적인 신호는 전압 제어 발진기(VCO)와 지연 유닛 등의 제어 입력에 공급된다. 입력 데이터에 의하여 전압 제어 발진기(VCO)를 동기화(同期化)할 목적으로, 발진기 주파수는 코드 발생 주파수에 일치하여야만 한다. 디지털 신호는 판단 유닛의 출력에서 공급되고, 수신된 디지털 신호에 동기화(同期化)되는 클럭 주파수는 전압 제어 발진기(VCO)에서 생성된다(상기에서 기술(記述)된 T.N.Lee, J.F.Vulzacchelly 의 문헌을 참조하라).
하지만, 석영 공진기(quartz-crystal resonator)에 기초를 둔 전압 제어 발진기(VCO)를 이용하는 필요를 일으키는, 종래 기술(技術)의 동기화(同期化) 장치는 위상 록트 루프 회로(PLL circuit)의 좁은 동기화(同期化) 대역을 보인다.
일반적으로 본 발명은 디지털 형식(形式) 정보(digitized information)의 전송에 관한 것으로써, 보다 더 상세하게 전압 제어 발진기(voltage controlled oscillator)의 위상을 제어하는 디지털 신호 특징을 이용하면서, 수신기(receiver)에서 송신기(transmitter)까지를 동기화(同期化)하는 장치에 관한 것이다.
도 1 은, 본 발명에 따라서 디지털 수신기 로킹 장치(digital receiver locking device, 디지털 수신기를 동기화하는 장치)의 제 1 실시예의 블록 다이어그램이다 ;
도 2 는, CMI 입력 데이터 신호에 대하여 디지털 수신기 동기화(同期化) 장치 유닛(digital receiver locking device unit)의 입력과 출력 등에서 전압 분포의 다이어그램이다 ;
도 3 은, NRZ 입력 데이터 신호에 대하여 디지털 수신기 동기화(同期化) 장치 유닛(digital receiver locking device unit)의 입력과 출력 등에서 전압 분포의 다이어그램이다 ;
도 4 는, 본 발명에 따라서 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 제 2 실시예의 블록 다이어그램이다.
* 참조 번호 설명
1 ... 디지털 위상 탐지기(digital phase detector)
2 ... 아날로그 가산기(analog adder)
3 ... 두 개 입력의 멀티플렉서(two-input multiplexer)
4 ... 저역 통과 필터(low pass filter, LPF)
5 ... 전압 제어 발진기(VCO)
6 ... 판단 유닛(decision unit)
7 ... 동기(同期) 상태 탐지 회로(lock state detection circuit)
8, 9, 10, 11 ... 플립플롭(flip-flop)
12 ... 디지털 적분기(digital integrator)
13 ... 시프트 레지스터(shift register)
14 ... AND-게이트(AND-gate)
본 발명의 목적은, 동기(同期) 상태를 잃는다면, 동기화(同期化) 조건을 달성할 때까지, 전압 제어 발진기(VCO) 주파수를 직접적으로 탐지하는 것을 통하여 상기에서 기술(記述)된 문제를 극복하는 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)를 공급하는 것이다. 본 발명은 줄어든 동기화(同期化) 시간을 확실하게 하고, 최소의 허용 가능한 위상과 주파수 등의 정합 에러를 위한 필요 조건을 최소화하는 것이다.
디지털 위상 탐지기(digital phase detector) ; 위상 탐지기의 제 1 출력에 결합된 덧셈 입력을 가지는 아날로그 가산기(analog adder) ; 아날로그 가산기의 출력에 결합된 입력을 가지는 저역 통과 필터(low pass filter, LPF) ; 저역 통과 필터의 출력에 결합된 입력과, 위상 탐지기의 하나의 입력에 결합된 출력 등을 가지는 전압 제어 발진기(VCO), 위상 탐지기의 또 하나의 입력에 결합된 출력은 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합되며 ; 그리고 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 정보 입력(information input), 전압 제어 발진기(VCO)의 출력에 결합된 클럭 입력(clock input) 및 상기 동기화(同期化) 장치의 출력에 결합된 출력(output) 등을 가지는 판단 유닛(decision unit) ; 등을 포함하는 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 제 1 실시예는,
디지털 위상 탐지기의 제 2 출력에 결합된 제 1 정보 입력과 아날로그 가산기의 뺄셈 입력에 결합된 출력 등을 가지는 두 개 입력 멀티플렉서 (two-input multiplexer) ; 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 제 1 입력, 전압 제어 발진기(VCO)의 출력에 결합된 제 2 입력, 두 개 입력 멀티플렉서의 제어 입력에 결합된 제 1 출력, 그리고 두 개 입력 멀티플렉서의 제 2 정보 입력에 결합된 제 2 출력 등을 가지는 동기(同期) 상태 탐지 회로(lock state detection circuit) ; 등을 덧붙여서 포함하는 것을 특징으로 하는, 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)에 의하여, 상기에서 기술(記述)된 기술(技術)의 결과는 달성된다.
디지털 위상 탐지기(digital phase detector) ; 디지털 위상 탐지기의 제 1 출력에 결합된 덧셈 입력을 가지는 아날로그 가산기(analog adder) ; 아날로그 가산기의 출력에 결합된 입력을 가지는 저역 통과 필터(low pass filter, LPF) ; 저역 통과 필터의 출력에 결합된 입력과, 디지털 위상 탐지기의 하나의 입력에 결합된 출력 등을 가지는 전압 제어 발진기(VCO), 위상 탐지기의 또 하나의 입력에 결합된 출력은 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합되며 ; 그리고 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 정보 입력(information input), 전압 제어 발진기(VCO)의 출력에 결합된 클럭 입력(clock input) 및 상기 동기화(同期化) 장치의 출력에 결합된 출력(output) 등을 가지는 판단 유닛(decision unit) ; 등을 포함하는 디지털 수신기를 동기화하는 장치(digital receiver locking device)의 제 2 실시예는, 디지털 위상 탐지기의 제 2 출력에 결합된 제 1 정보 입력과 아날로그 가산기의 뺄셈 입력에 결합된 출력 등을 가지는 두 개 입력 멀티플렉서 (two-input multiplexer) ; 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 제 1 입력과, 전압 제어 발진기(VCO)의 출력에 결합된 제 2 입력 등을 가지는 동기(同期) 상태 탐지 회로(lock state detection circuit) ; 그리고 동기(同期) 상태 탐지 회로(lock state detection circuit)의 제 1 출력에 결합된 정보 입력(information input), 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 클럭 입력(clock input), 그리고 두 개 입력 멀티플렉서의 제어 입력에 결합된 출력(output) 등을 가지는 디지털 적분기(digital integrator), 동기(同期) 상태 탐지 회로(lock state detection circuit)의 제 2 출력은 두 개 입력 멀티플렉서의 제 2 정보 입력에 결합되며 ; 등을 덧붙여서 포함하는 것을 특징으로 하는, 디지털 수신기를 동기화하는 장치(digital receiver locking device)에 의하여, 상기에서 기술(記述)된 기술(技術)의 결과는 달성된다.
시프트 레지스터(shift register)와, 시프트 레지스터의 클럭 입력은 디지털 적분기의 클럭 입력에 결합되면서, 시프트 레지스터의 정보 입력에 결합된 입력을 가지는 AND-게이트(AND-gate) 등을, 디지털 적분기(digital integrator)는 포함하는 것을 선호하며, 시프트 레지스터의 정보 입력은 디지털 적분기의 정보 입력에 결합되고, AND-게이트의 출력은 디지털 적분기의 출력에 결합된다.
제 1 과 제 2 등의 실시예의 양쪽 다에서, 동기(同期) 상태 탐지 회로(lock state detection circuit)는 제 1 플립플롭, 제 2 플립플롭, 제 3 플립플롭 및 제 4 플립플롭 등을 덧붙여서 포함하는 것을 선호하며 ; 제 1 플립플롭과 제 2 플립플롭 등의 클럭 입력은, 동기(同期) 상태 탐지 회로의 제 2 입력에 연결되며, 제 1 플립플롭의 직접 출력은 제 2 플립플롭의 정보 입력에 결합되며, 제 2 플립플롭의 역(逆) 출력은 제 1 플립플롭의 정보 입력에 결합되며, 제 3 플립플롭의 클럭 입력은 동기(同期) 상태 탐지 회로의 제 1 입력에 결합되며, 제 3 플립플롭의 정보 입력은 제 2 플립플롭의 직접 입력에 결합되고, 제 3 플립플롭의 직접 출력은 제 4 플립플롭의 클럭 입력에 결합되며, 제 4 플립플롭의 정보 입력은 제 1 플립플롭의 직접 출력에 연결되며, 제 3 플립플롭의 역(逆) 출력은 동기(同期) 상태 탐지 회로의 제 1 출력에 결합되고, 제 4 플립플롭의 직접 출력은 동기(同期) 상태 탐지 회로의 제 2 출력에 결합된다.
본 발명에 따르는 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)에 있어서, 동기(同期) 상태 탐지 회로(lock state detection circuit)는 전압 제어 발진기(VCO) 신호로의 입력 데이터의 떨어지는 모서리의 도착 시간을 계속해서 비교한다. 동기(同期) 조건을 잃는다면, 입력 데이터 신호와 전압 제어 발진기(VCO) 신호 등의 주파수와 위상 등의 사이에서 관계를 결정하는 것에 의하여, 상기 유닛은 비(非)-동기 조건과 리드/래그 지시의 신호를 생성한다. 상기 기능을 실행할 목적으로, 클럭 간격의 처음 또는 끝에 일치하는 펄스의 떨어지는 모서리를 가지는 입력 데이터에 대한, 예를 들면 NRZ 신호에 대한 이중의 코드 발생 주파수(double code generation frequency)에 일치하도록, 그렇지 않으면 클럭 간격의 끝에 일치하는 펄스의 떨어지는 모서리를 가지는 입력 데이터에 대한, 예를 들면 CMI 신호에 대한 코드 발생 주파수(code generation frequency)에 일치하도록, 평균의 전압 제어 발진기(VCO) 주파수는 선택된다. 동기(同期) 조건의 손실을 지적하는 하이-레벨 신호의 발생에 있어서, 위상 탐지기의 출력의 하나는 불능(disable)으로 되고, 동기(同期) 리드 또는 래그 등을 지적하는 일정한 레벨 신호는 아날로그 가산기에 공급된다. 리드/래그 지시 신호 레벨(lead/lag indication signal level)은, 멀티플렉서에 결합되는 위상 탐지기의 출력에서 신호의 레벨에 일치하도록 설정된다. 예를 들면, 리드에서 위상 탐지기가 하이 평균 레벨을 생성한다면, 그 다음에 상기 신호 레벨은 또한 하이-레벨이어야만 하고, 하이-레벨을 상기 신호 레벨이어야만 한다. 위상 탐지기 출력에서 짧은 펄스가 존재할 때, 그리고 일정한 신호를 아날로그 가산기 입력의 하나에 공급할 때, 저역 통과 필터(LPF)는 신호를 합(合)하고, 전압 제어 발진기(VCO) 신호 주파수와 위상 등이 입력 데이터의 주파수와 위상 등을 리드(lead) 또는 래그(lag)시키는 것에 의존하여, 전압 제어 발진기(VCO)에 대하여 점차적으로 증가하거나 감소하는 제어 전압을, 저역 통과 필터(LPF)는 발생시킨다. 상기 경우에서, 동기(同期) 조건이 달성될 때까지, 전압 제어 발진기(VCO) 주파수는 적합한 방향으로 변화한다.
입력 데이터가 잡음을 포함한다면, 시프트 레지스터와 게이트 등을 포함하는 디지털 적분기(digital integrator)는, 동기(同期) 상태 탐지 회로(lock state detection circuit)와 멀티플렉서의 제어 입력 등의 사이에서 공급된다. 게이트는 시프트 레지스터가 모두 "1" 을 포함할 때, 비(非)-동기(同期) 상태 지시에 일치하고, 탐지되어지는 전압 제어 발진기(VCO) 제어 신호를 일으키는 하이-레벨을 생성시키고, 반대 경우에는 로우-레벨을 생성시킨다. 결과로써, 위상 탐지기, 아날로그 가산기, 저역 통과 필터(LPF) 및 전압 제어 발진기(VCO) 등을 포함하는 위상 록트 루프 회로(PLL circuit)의 안정적인 작동에서 잡음의 충격을 피할 것이다.
본 발명은, 부속되는 도면과 관련하여 얻어지는 본 발명 실시예의 다음 상세한 기술(記述)에서 보다 더 명백하게 이해될 것이다.
도 1 에 관하여, 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)는 아날로그 가산기(2)(analog adder)의 덧셈 입력, 그리고 두 개 입력의 멀티플렉서(3)(two-input multiplexer)의 제 1 정보 입력 등에 연결된 출력을 가지는 디지털 위상 탐지기(1)(digital phase detector)를 포함하는 것으로써 보여지고 있으며, 두 개 입력의 멀티플렉서(two-input multiplexer)의 출력은 아날로그 가산기(2)(analog adder)의 뺄셈 입력에 연결된다. 가산기(2)(adder)의 출력은 저역 통과 필터(4)(low pass filter, LPF)의 입력에 결합되며, 저역 통과 필터(4)의 출력은 전압 제어 발진기(5)(VCO)의 입력에 결합된다. 전압 제어 발진기(5)(VCO)의 출력은 판단 유닛(6)(decision unit)의 클럭 입력(clock input)에 연결되며, 판단 유닛(6)의 정보 입력은 디지털 수신기 동기화(同期化) 장치(digital receiver lock device)의 입력에 결합되며, 또한 위상 탐지기(1)의 제 1 입력, 그리고 동기(同期) 상태 탐지 회로(7)(lock state detection circuit)의 제 1 입력 등은 디지털 수신기 동기화(同期化) 장치(digital receiver lock device)의 입력에 결합된다. 동기(同期) 상태 탐지 회로(7)의 제 2 입력, 위상 탐지기(1)의 제 2 입력 및 판단 유닛(6)의 클럭 입력 등은 전압 제어 발진기(5)(VCO)의 출력에 결합된다. 비(非)-동기(同期) 상태 지시 출력(unlocked state indication output)인 동기(同期) 상태 탐지 회로(7)의 제 1 출력은, 동기(同期) 리드/래그 지시 출력(lock lead/lag indication output)인 동기(同期) 상태 탐지 회로(7)의 제 2 입력에 연결된 제 2 정보 입력을 가지는 두 개 입력의 멀티플렉서(3)의 제어 입력에 결합된다.
도 1 에서 볼 수 있듯이, 동기(同期) 상태 탐지 회로(7)(lock state detection circuit)는 제 1 플립플롭(8), 제 2 플립플롭(9), 제 3 플립플롭(10) 및 제 4 플립플롭(11) 등을 포함하며, 플립플롭(10, 11) 등은 펄스 신호의 떨어지는 모서리(pulse signal falling edge)에 의하여 동작되고, 플립플롭(8)은 하이-레벨(high-levle)에 의하여 동작되고, 플립플롭(9)은 로우-레벨(low-level)에 의하여 동작된다. 제 1 플립플롭(8)과 제 2 플립플롭(9) 등의 클럭 입력은, 동기(同期) 상태 탐지 회로(7)의 제 2 입력에 연결된다. 제 1 플립플롭(8)의 직접 출력은 제 2 플립플롭(9)의 정보 입력에 결합되며, 제 2 플립플롭(9)의 역(逆) 출력은 제 1 플립플롭(8)의 정보 입력에 결합된다. 제 3 플립플롭(10)의 클럭 입력은 동기(同期) 상태 탐지 회로(7)의 제 1 입력에 결합된다. 제 3 플립플롭(10)의 정보 입력은 제 2 플립플롭(9)의 직접 입력에 결합되고, 제 3 플립플롭(10)의 직접 출력은 제 4 플립플롭(11)의 클럭 입력에 결합되며, 제 4 플립플롭(11)의 정보 입력은 제 1 플립플롭(8)의 직접 출력에 연결된다. 제 3 플립플롭(10)의 역(逆) 출력은 동기(同期) 상태 탐지 회로(7)의 제 1 출력에 결합되고, 제 4 플립플롭(11)의 직접 출력은 동기(同期) 상태 탐지 회로(7)의 제 2 출력에 결합된다.
도 4 에서 기술(記述)된 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 실시예는, 동기(同期) 상태 탐지 회로(7)의 제 1 출력에 결합된 정보 입력, 동기화(同期化) 장치의 입력에 결합된 클럭 입력, 그리고 두 개 입력의 멀티플렉서의 제어 입력에 연결된 출력 등을 가지는 디지털 적분기(12)(digital integrator)를 더 포함한다는 점에 있어서, 도 1 의 실시예와는 다르다. 디지털 적분기(12) (digital integrator)는, 입력 신호의 올라가는 모서리에 의하여 동작하는 병렬 출력이 있는 시프트 레지스터(13)(shift register)와, 레지스터(13)가 모두 "1(one)" 을 포함할 때, 시프트 레지스터(13)의 출력에서 하이-레벨을 생성시키는 AND-게이트(14)(AND-gate) 등을 포함한다. 디지털 적분기(12)의 클럭 입력에 결합된 클럭 입력과 디지털 적분기(12)의 정보 입력에 결합된 정보 입력 등을 가지는 시프트 레지스터(13)의 정보 출력에 각각 AND-게이트(14)의 입력은 결합되고, AND-게이트(14)의 출력은 디지털 적분기(12)의 출력에 결합된다.
디지털 수신기 동기화(同期化) 장치(digital receiver locking device)는 다음과 같이 작동한다. 먼저, 동기(同期) 조건(lock condition)이 없을 때, 전압 제어 발진기(5)(VCO) 신호의 위상은 입력 데이터 신호의 위상에 대하여 "미끄러진다." 시간의 어떤 점(點)에서, 입력 데이터 펄스의 떨어지는 모서리에 의하여 플립플롭(10)에 "1" 이 기록되고, 그 다음에 "0" 이 기록된다. 상기는 동기(同期) 상태 탐지 회로(7)(lock state detection circuit)의 제 1 출력과 제 2 출력 등에서, 동기(同期) 상태와 리드/래그 지시 신호의 적합한 세트 레벨의 생성을 일으킨다. 입력 데이터에 의하여 전압 제어 발진기(5)(VCO)를 동기화(同期化)시킬 목적으로, 입력 데이터와 전압 제어 발진기 신호 및 위상 등의 사이에서 분명한 관계가 존재하며 : 신호의 떨어지는 모서리가 데이터 펄스의 중앙에 맞추어지도록 전압 제어 발진기 신호의 떨어지는 모서리가 데이터를 작동시킨다. 도 2a 는, 입력 데이터가 CMI 형식(形式)일 때, 상기 위상 등의 사이에서 적합한 관계를 설명한다. 플립플롭(8, 9) 등은 주파수 분할 설계(frequency divider scheme)에 의하여 연결된다. 플립플롭(9)의 출력 신호는 플립플롭(8)의 출력 신호에 대하여 90 도 이동한다. CMI 신호의 떨어지는 모서리는 플립플롭(9)의 출력 신호 펄스의 중앙에 맞추어진다. 그러므로, 동기(同期) 조건에서, "1" 이 항상 플립플롭(10)에 기록된다. 도 2b 에서 보여지는 것처럼, 그 다음에 시간에 있어서 어떤 점(點)에서 전압 제어 발진기(5)(VCO) 신호의 위상은 입력 데이터 신호를 리드(lead)한다면, 떨어지는 모서리에 의하여 플립플롭(10)에 "0" 이 기록된다. 상기 경우에서 모서리가 맞추어져 있지 않아서, 전압 제어 발진기(5)(VCO)의 신호 fclock은 데이터를 작동시키지 않기 때문에, 신호는 더 이상 입력 데이터를 동기화(同期化)하지 않는다. 입력 데이터가 전압 제어 발진기(5)(VCO)의 신호를 리드(lead)한다면, 떨어지는 모서리에 의하여 플립플롭(10)에 또한 "0" 이 기록된다. 그러므로, 플립플롭(10)의 출력에서 신호 레벨은, 전압 제어 발진기(5)(VCO) 신호와 입력 데이터 등의 동기(同期) 상태를, 동기(同期) 조건에 상응하는 레벨 "1" 과 비(非)-동기(同期) 조건에 상응하는 레벨 "0" 등으로 조정하는데 도움이 된다.
동기(同期)를 잃기 전(前)에, "1" 이 플립플롭(10)에 기록되었다면, 동기(同期) 조건을 잃을 때, "0" 이 기록되고, 플립플롭(11)은 클럭 출력에서 펄스를 생성시키는데, 플립플롭(8)의 출력에서 정보를 플립플롭(11)에 기록하게 되는 떨어지는 모서리에 의하여, 특히 전압 제어 발진기(5)(VCO) 신호가 입력 데이터 신호를 리드(lead)한다면(도 2b) "0" 은 기록되고, 전압 제어 발진기(5)(VCO) 신호 위상이 입력 데이터 신호를 래그(lag)한다면 "1" 은 기록된다.
도 3 은, 전압 제어 발진기(5)(VCO) 신호와 NRZ 신호에 대한 입력 데이터 위상 등의 사이에서 적합한 관계를 설명한다. 상기 경우에서, 전압 제어 발진기(5) (VCO)의 생성 주파수는, 이중으로 암호화된 생성 주파수에 일치한다. 도 2a 와 도 3 등의 비교에서, 또한 CMI 데이터에 대한 위상 관계는 NRZ 데이터에 적용되는데, 즉 (동기(同期) 조건 또는 비(非)-동기(同期) 조건 등의) 동기(同期) 상태 지시와 리그/래그 신호 등은 같은 위상 관계에서 생성된다.
직접 또는 역(逆) 동기(同期) 지시 신호 등을, 멀티플렉서(3)의 입력에 공급한다. 도 3 에서 기술(記述)된 실시예에서, 플립플롭(10)의 역(逆) 출력에서 신호는 멀티플렉서(3)에서 제어 신호로써 이용된다. 특히 로우-레벨이 플립플롭(10)의 역(逆) 출력에서 생성된다면, 즉 장치가 동기(同期) 조건에 있다면, 위상 탐지기(1)는 아날로그 가산기(2)에 연결된다. 하지만, 플립플롭(10)의 역(逆) 출력에서 하이-레벨이 생성되었다면, 플립플롭(11)에서 아날로그 가산기(2)의 상응하는 입력으로 일정한 레벨을 공급한다. 도 1 에서 보여지는 것처럼, 멀티플렉서(3)의 출력은 아날로그 가산기(2)의 뺄셈 입력에 결합된다. 도 2b 에서, 전압 제어 발진기(5)(VCO) 신호가 입력 데이터를 리드(lead)할 때, 로우-레벨은 플립플롭(11)의 출력에서 생성된다. 아날로그 가산기(2)의 뺄셈 입력에서 일정한 로우-레벨을 시간에 따라서 증가하는 전압으로, 저역 통과 필터(4)(LPF)는 변환하며, 이 전압은 전압 제어 발진기(5)(VCO) 주파수를 감소시키는 결과로써, 제어 신호로써 전압 제어 발진기(5)(VCO)에 적용된다. 전압 제어 발진기(5)(VCO) 주파수가 전압에 따라서 증가한다면, 플립플롭(11)의 역(逆) 출력은 이용된다. 그러므로, 동기(同期) 조건을 잃을 때, 전압 제어 발진기(5)(VCO)와 입력 데이터 등의 사이에서 위상 부정합과 주파수 등을 제거할 목적으로, 전압 제어 발진기(VCO) 주파수를 탐지한다. 동기(同期) 조건에서(도 2a 와 도 3), 지시 신호를 반대로 하고, 위상 탐지기(1)의 제 2 출력은 아날로그 가산기(2)의 뺄셈 입력에 결합된다. 최소의 정합 에러(error)로, 위상 탐지기를 가진 FLL 회로에 의하여서만, 장치가 동기(同期) 조건을 유지한다. 정합 에러가 크다면, 동기(同期) 조건은 몇몇의 반복 후(後)에 달성된다. 동기(同期) 조건에서 입력 데이터는 판단 유닛(6)에 입력 데이터를 기록하며, 전압 제어 발진기(5)(VCO)에서 신호는 클럭 펄스로써 이용된다. 데이터는 전압 제어 발진기(5)(VCO) 신호의 펄스와 동기(同期)적으로 판단 유닛(6)의 출력에서 나타난다.
인-라인 잡음(in-line noise)은 동기화(同期化) 장치의 거짓 응답을 일으키며, 전압 제어 발진기(5)(VCO) 주파수의 요구되어지는 탐지라는 결과를 일으킨다. 상기를 피하기 위하여, 동기화(同期化) 장치는, 입력 신호의 올라가는 모서리에 의하여 작동되고 병렬 출력을 갖춘 시프트 레지스터(13)와 시프트 레지스터(13)가 모두 "1" 을 포함할 때, 하이-레벨을 생성시키기 위한 AND-게이트(14) 등에 기초를 둔 디지털 적분기(12)를 (도 4) 더 포함한다. 상기 실시예에서, 비(非)-동기(同期) 상태가 플립플롭(10)의 역(逆) 출력에서 반복적으로 기억될 때, 비(非)-동기(同期) 상태를 지시하는 전압 제어 발진기(5)(VCO) 주파수의 탐지를 시작하도록 요구되어지는 신호 레벨은 생성된다. 잡음을 줄일 목적으로, 가능한 최대의 잡음 지속 기간 값의 고찰로써 시프트 레지스터(13)의 길이는 선택된다.
본 발명에 따른 디지털 수신기 로킹 장치(digital receiver locking device, 디지털 수신기를 동기화하는 장치)는 동기(同期)식 디지털 통신 시스템에 적용될 수 있다.

Claims (4)

  1. 디지털 위상 탐지기(1)(digital phase detector) ;
    위상 탐지기(1)의 제 1 출력에 결합된 덧셈 입력을 가지는 아날로그 가산기(2)(analog adder) ;
    아날로그 가산기(2)의 출력에 결합된 입력을 가지는 저역 통과 필터(4)(low pass filter, LPF) ;
    저역 통과 필터(4)의 출력에 결합된 입력과, 위상 탐지기(1)의 하나의 입력에 결합된 출력 등을 가지는 전압 제어 발진기(5)(VCO), 위상 탐지기의 또 하나의 입력에 결합된 출력은 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합되며 ; 그리고
    디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 정보 입력(information input), 전압 제어 발진기(5)(VCO)의 출력에 결합된 클럭 입력(clock input) 및 상기 동기화(同期化) 장치의 출력에 결합된 출력(output) 등을 가지는 판단 유닛(6)(decision unit) ; 등을 포함하는 디지털 수신기를 동기화하는 장치(digital receiver locking device)에 있어서,
    디지털 위상 탐지기(1)의 제 2 출력에 결합된 제 1 정보 입력과 아날로그 가산기(2)의 뺄셈 입력에 결합된 출력 등을 가지는 두 개 입력 멀티플렉서(3) (two-input multiplexer) ;
    디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 제 1 입력, 전압 제어 발진기(5)(VCO)의 출력에 결합된 제 2 입력, 두 개 입력 멀티플렉서(3)의 제어 입력에 결합된 제 1 출력, 그리고 두 개 입력 멀티플렉서(3)의 제 2 정보 입력에 결합된 제 2 출력 등을 가지는 동기(同期) 상태 탐지 회로(7)(lock state detection circuit) ; 등을 덧붙여서 포함하는 것을 특징으로 하는, 디지털 수신기를 동기화하는 장치(digital receiver locking device).
  2. 디지털 위상 탐지기(1)(digital phase detector) ;
    디지털 위상 탐지기(1)의 제 1 출력에 결합된 덧셈 입력을 가지는 아날로그 가산기(2)(analog adder) ;
    아날로그 가산기(2)의 출력에 결합된 입력을 가지는 저역 통과 필터(4)(low pass filter, LPF) ;
    저역 통과 필터(4)의 출력에 결합된 입력과, 디지털 위상 탐지기(1)의 하나의 입력에 결합된 출력 등을 가지는 전압 제어 발진기(5)(VCO), 위상 탐지기(1)의 또 하나의 입력에 결합된 출력은 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합되며 ; 그리고
    디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 정보 입력(information input), 전압 제어 발진기(5)(VCO)의 출력에 결합된 클럭 입력(clock input) 및 상기 동기화(同期化) 장치의 출력에 결합된 출력(output) 등을 가지는 판단 유닛(6)(decision unit) ; 등을 포함하는 디지털 수신기를 동기화하는 장치(digital receiver locking device)에 있어서,
    디지털 위상 탐지기(1)의 제 2 출력에 결합된 제 1 정보 입력과 아날로그 가산기(2)의 뺄셈 입력에 결합된 출력 등을 가지는 두 개 입력 멀티플렉서(3) (two-input multiplexer) ;
    디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 제 1 입력과, 전압 제어 발진기(5)(VCO)의 출력에 결합된 제 2 입력 등을 가지는 동기(同期) 상태 탐지 회로(7)(lock state detection circuit) ; 그리고
    동기(同期) 상태 탐지 회로(7)(lock state detection circuit)의 제 1 출력에 결합된 정보 입력(information input), 디지털 수신기 동기화(同期化) 장치(digital receiver locking device)의 입력에 결합된 클럭 입력(clock input), 그리고 두 개 입력 멀티플렉서(3)의 제어 입력에 결합된 출력(output) 등을 가지는 디지털 적분기(12)(digital integrator), 동기(同期) 상태 탐지 회로(7)(lock state detection circuit)의 제 2 입력은 두 개 입력 멀티플렉서(3)의 제 2 정보 입력에 결합되며 ; 등을 덧붙여서 포함하는 것을 특징으로 하는, 디지털 수신기를 동기화하는 장치(digital receiver locking device).
  3. 제 2 항에 있어서, 디지털 적분기(12)(digital integrator)는, 시프트 레지스터(13)(shift register)와, 시프트 레지스터(13)의 클럭 입력에 결합된 입력을 가지는 AND-게이트(14)(AND-gate) 등을 포함하며,
    시프트 레지스터(13)의 클럭 입력은 디지털 적분기(12)의 클럭 입력에 결합되고, 시프트 레지스터(13)의 정보 입력은 디지털 적분기(12)의 정보 입력에 결합되고, AND-게이트(14)의 출력은 디지털 적분기(12)의 출력에 결합되는 것을 특징으로 하는, 디지털 수신기를 동기화하는 장치(digital receiver locking device).
  4. 제 1 항 내지 제 3 항 등의 어느 하나의 항에 있어서, 동기(同期) 상태 탐지 회로(7)(lock state detection circuit)는 제 1 플립플롭(8), 제 2 플립플롭(9), 제 3 플립플롭(10) 및 제 4 플립플롭(11) 등을 덧붙여서 포함하며,
    제 1 플립플롭(8)과 제 2 플립플롭(9) 등의 클럭 입력은, 동기(同期) 상태 탐지 회로(7)의 제 2 입력에 연결되며, 제 1 플립플롭(8)의 직접 출력은 제 2 플립플롭(9)의 정보 입력에 결합되며, 제 2 플립플롭(9)의 역(逆) 입력은 제 1 플립플롭(8)의 정보 입력에 결합되며, 제 3 플립플롭(10)의 클럭 입력은 동기(同期) 상태 탐지 회로(7)의 제 1 입력에 결합되며, 제 3 플립플롭(10)의 정보 입력은 제 2 플립플롭(9)의 직접 입력에 결합되고, 제 3 플립플롭(10)의 직접 출력은 제 4 플립플롭(11)의 클럭 입력에 결합되며, 제 4 플립플롭(11)의 정보 입력은 제 1 플립플롭(8)의 직접 출력에 연결되며, 제 3 플립플롭(10)의 역(逆) 출력은 동기(同期) 상태 탐지 회로(7)의 제 1 출력에 결합되고, 제 4 플립플롭(11)의 직접 출력은 동기(同期) 상태 탐지 회로(7)의 제 2 출력에 결합되는 것을 특징으로 하는, 디지털 수신기를 동기화하는 장치(digital receiver locking device).
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