JPH08237240A - クロックパルスの発生方法、クロックパルス発生装置及びクロック再生回路 - Google Patents
クロックパルスの発生方法、クロックパルス発生装置及びクロック再生回路Info
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- JPH08237240A JPH08237240A JP31065695A JP31065695A JPH08237240A JP H08237240 A JPH08237240 A JP H08237240A JP 31065695 A JP31065695 A JP 31065695A JP 31065695 A JP31065695 A JP 31065695A JP H08237240 A JPH08237240 A JP H08237240A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- Engineering & Computer Science (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 電圧制御型発振器の周波数範囲を自動的にか
つ簡単に調整することができ、しかも誤った同期をその
発生時刻にかかわらず回避することができるクロックパ
ルスの発生方法、クロックパルス発生装置及びクロック
再生回路を提供する。 【解決手段】 電圧制御型発振器を備えた位相同期ルー
プを用いて出力クロックパルスを発生するクロックパル
スの発生方法である。一連のデータパルスと一連の基準
クロックパルスとを供給し、上記電圧制御型発振器をそ
の最低の動作周波数で動作するように上記位相同期ルー
プをリセットする。上記位相同期ループのリセットを解
除して、上記電圧制御型発振器を上記基準クロックパル
スの周波数の倍数の周波数に同期させ、上記データパル
スの遷移の存在を検出する。上記データパルスの遷移を
検出したときに、上記電圧制御型発振器を上記データパ
ルスに同期させ、上記位相同期ループから上記出力クロ
ックパルスを出力する。
つ簡単に調整することができ、しかも誤った同期をその
発生時刻にかかわらず回避することができるクロックパ
ルスの発生方法、クロックパルス発生装置及びクロック
再生回路を提供する。 【解決手段】 電圧制御型発振器を備えた位相同期ルー
プを用いて出力クロックパルスを発生するクロックパル
スの発生方法である。一連のデータパルスと一連の基準
クロックパルスとを供給し、上記電圧制御型発振器をそ
の最低の動作周波数で動作するように上記位相同期ルー
プをリセットする。上記位相同期ループのリセットを解
除して、上記電圧制御型発振器を上記基準クロックパル
スの周波数の倍数の周波数に同期させ、上記データパル
スの遷移の存在を検出する。上記データパルスの遷移を
検出したときに、上記電圧制御型発振器を上記データパ
ルスに同期させ、上記位相同期ループから上記出力クロ
ックパルスを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル伝送シス
テム、特に、位相同期ループ（ＰＬＬ）を用いたクロッ
クパルスの発生方法、クロックパルス発生装置及びクロ
ック再生回路に関する。
テム、特に、位相同期ループ（ＰＬＬ）を用いたクロッ
クパルスの発生方法、クロックパルス発生装置及びクロ
ック再生回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】位相同
期ループが、クロック信号を回復すべきデータ列の周波
数とは異なる周波数に同期したときに、誤った同期状態
が発生する。データ列のボーレートの低調波又は高調波
（例えば、１／２又は２倍）に対する誤った同期が時々
生じる。誤った同期はまたデータ列のボーレートに近接
した他の周波数で発生する場合がある。これは、位相同
期ループの電圧制御型発振器（以下、ＶＣＯという。）
とデータ列の各周波数がある小さな周波数量よりも大き
く異なる場合には、データ列からのクロック再生のため
に用いた標準的な位相検出器が位相同期ループを同期さ
せるように駆動できない場合があるために生じる。この
差は典型的には、ＶＣＯの全体の周波数範囲よりも非常
に小さい。このことは、通常、複数の大規模集積回路
（ＶＬＳＩ）に設けられた複数のＶＣＯを用いる場合で
ある。なぜならば、そのような複数のＶＣＯはプロセ
ス、電圧及び温度の変化に対して、ＶＣＯの周波数範囲
が常に、クロックの周波数と位相を回復させるためのデ
ータ列の周波数を含むことを確立させるような広い周波
数範囲を有する必要があるからである。「誤った同期」
の議論は、論文「Ｗ．Ｋ．Ｖｉｃｔｏｒ，“Ｔｈｅ Ａ
ｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｌｉｎｅａｒ Ｓｅｒ
ｖｏ Ｔｈｅｏｒｙ ｔｏｔｈｅ Ｄｅｓｉｇｎ ｏｆ
ＡＧＣ Ｌｏｏｐｓ”，Ｐｒｏｃｅｅｄｉｎｇｓｏｆ
ｔｈｅ ＩＲＥ，Ｖｏｌ．４８，１９６０年２月」に
示されている。
期ループが、クロック信号を回復すべきデータ列の周波
数とは異なる周波数に同期したときに、誤った同期状態
が発生する。データ列のボーレートの低調波又は高調波
（例えば、１／２又は２倍）に対する誤った同期が時々
生じる。誤った同期はまたデータ列のボーレートに近接
した他の周波数で発生する場合がある。これは、位相同
期ループの電圧制御型発振器（以下、ＶＣＯという。）
とデータ列の各周波数がある小さな周波数量よりも大き
く異なる場合には、データ列からのクロック再生のため
に用いた標準的な位相検出器が位相同期ループを同期さ
せるように駆動できない場合があるために生じる。この
差は典型的には、ＶＣＯの全体の周波数範囲よりも非常
に小さい。このことは、通常、複数の大規模集積回路
（ＶＬＳＩ）に設けられた複数のＶＣＯを用いる場合で
ある。なぜならば、そのような複数のＶＣＯはプロセ
ス、電圧及び温度の変化に対して、ＶＣＯの周波数範囲
が常に、クロックの周波数と位相を回復させるためのデ
ータ列の周波数を含むことを確立させるような広い周波
数範囲を有する必要があるからである。「誤った同期」
の議論は、論文「Ｗ．Ｋ．Ｖｉｃｔｏｒ，“Ｔｈｅ Ａ
ｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｌｉｎｅａｒ Ｓｅｒ
ｖｏ Ｔｈｅｏｒｙ ｔｏｔｈｅ Ｄｅｓｉｇｎ ｏｆ
ＡＧＣ Ｌｏｏｐｓ”，Ｐｒｏｃｅｅｄｉｎｇｓｏｆ
ｔｈｅ ＩＲＥ，Ｖｏｌ．４８，１９６０年２月」に
示されている。
【０００３】存在しているシステムは典型的には、誤っ
た同期をさけるために、次の２つの方法のうちの１つを
用いている。第１の方法は、ＶＣＯの全体の周波数範囲
が制限されかつその中心が回復すべきデータ列の周波数
に設定されるようにＶＣＯを同調し又は調整する方法で
ある。もし、ＶＣＯが十分に制限されているならば、こ
のことは、位相検出器が常に位相同期ループを同期状態
に駆動することができる。この方法の欠点は、ＶＣＯの
周波数範囲を同調又は調整するための製造コストが生じ
ることである。低コストの大量生産物に対しては、その
ような方法は実行不可能である。
た同期をさけるために、次の２つの方法のうちの１つを
用いている。第１の方法は、ＶＣＯの全体の周波数範囲
が制限されかつその中心が回復すべきデータ列の周波数
に設定されるようにＶＣＯを同調し又は調整する方法で
ある。もし、ＶＣＯが十分に制限されているならば、こ
のことは、位相検出器が常に位相同期ループを同期状態
に駆動することができる。この方法の欠点は、ＶＣＯの
周波数範囲を同調又は調整するための製造コストが生じ
ることである。低コストの大量生産物に対しては、その
ような方法は実行不可能である。
【０００４】誤った同期を避けるための第２の方法は、
回復すべきデータ列の周波数に２乗に近接して関係する
ものと知られており、典型的には水晶発振器によって供
給されるクロックに位相同期ループを同期させる位相／
周波数検出器を用いて上記位相同期ループをトレーニン
グ（学習又は訓練）する方法である。コストを下げるた
めに、用いられる基準水晶振動子は、通常、データ列の
ボーレートの整数の約数の周波数を有する。例えば１５
５．５６ＭＨｚを回復させるときは、位相同期ループを
トレーニングするために、１９．４４ＭＨｚの基準水晶
振動子を使用することができる。この１９．４４ＭＨｚ
の周波数は、回復すべきクロックの公称周波数の１／８
である。
回復すべきデータ列の周波数に２乗に近接して関係する
ものと知られており、典型的には水晶発振器によって供
給されるクロックに位相同期ループを同期させる位相／
周波数検出器を用いて上記位相同期ループをトレーニン
グ（学習又は訓練）する方法である。コストを下げるた
めに、用いられる基準水晶振動子は、通常、データ列の
ボーレートの整数の約数の周波数を有する。例えば１５
５．５６ＭＨｚを回復させるときは、位相同期ループを
トレーニングするために、１９．４４ＭＨｚの基準水晶
振動子を使用することができる。この１９．４４ＭＨｚ
の周波数は、回復すべきクロックの公称周波数の１／８
である。
【０００５】この第２の方法の欠点は、その方法がトレ
ーニングの直後の誤った同期のみを回避することであ
る。もし他の時間で誤った同期化状態になる可能性があ
るならば、この状態を検出して再トレーニングさせると
いう方法は使用すべきでない。
ーニングの直後の誤った同期のみを回避することであ
る。もし他の時間で誤った同期化状態になる可能性があ
るならば、この状態を検出して再トレーニングさせると
いう方法は使用すべきでない。
【０００６】位相同期ループがその公称周波数から大き
くドリフトしてずれるという状態のもとでの典型的なケ
ースは、信号の損失のイベント中において発生する。例
えば、信号の損失は、受信されたデータ列を伝送するケ
ーブル又は光ファイバが切断された時に発生する。信号
の損失を検出するために、多くのクロック再生位相同期
ループ回路は、信号の損失のしきい値を形成する多くの
数のビット区間にわたって受信信号の遷移が生じないと
きを検出するカウンタを備える。信号の損失の検出時
に、位相同期ループは基準信号に強制的に再トレーニン
グされてもよい。
くドリフトしてずれるという状態のもとでの典型的なケ
ースは、信号の損失のイベント中において発生する。例
えば、信号の損失は、受信されたデータ列を伝送するケ
ーブル又は光ファイバが切断された時に発生する。信号
の損失を検出するために、多くのクロック再生位相同期
ループ回路は、信号の損失のしきい値を形成する多くの
数のビット区間にわたって受信信号の遷移が生じないと
きを検出するカウンタを備える。信号の損失の検出時
に、位相同期ループは基準信号に強制的に再トレーニン
グされてもよい。
【０００６】また、受信信号のパス上には過渡的な妨害
が存在するかもしれないが、それは結果として、単一の
信号の損失のしきい値を乱すことがないときに、位相同
期ループをドリフトさせるのに十分に長い時間の間で
は、遷移の密度は低くなる。この状態を取り組むために
は、多くのクロック再生位相同期ループ回路は、受信さ
れたデータ列をモニタするための論理回路を備えるとと
もに、受容できない低い遷移密度のイベントが発生した
ときを検出し、基準信号に強制的に再トレーニングさせ
る。例えば、クロック再生位相同期ループ回路は、遷移
のない８０ビットの期間の後に、信号損失を検出して表
わす論理回路と、もし２４０ビットの窓において８個の
遷移よりも少ない遷移が存在しているときに、低い遷移
密度を検出して表わし、かついずれかの状態が発生した
場合には再トレーニングさせる論理回路とを備えること
ができる。
が存在するかもしれないが、それは結果として、単一の
信号の損失のしきい値を乱すことがないときに、位相同
期ループをドリフトさせるのに十分に長い時間の間で
は、遷移の密度は低くなる。この状態を取り組むために
は、多くのクロック再生位相同期ループ回路は、受信さ
れたデータ列をモニタするための論理回路を備えるとと
もに、受容できない低い遷移密度のイベントが発生した
ときを検出し、基準信号に強制的に再トレーニングさせ
る。例えば、クロック再生位相同期ループ回路は、遷移
のない８０ビットの期間の後に、信号損失を検出して表
わす論理回路と、もし２４０ビットの窓において８個の
遷移よりも少ない遷移が存在しているときに、低い遷移
密度を検出して表わし、かついずれかの状態が発生した
場合には再トレーニングさせる論理回路とを備えること
ができる。
【０００７】そのような回路はかなり簡単であるが、幾
つかの欠点がある。第１に、そのようなアルゴリズムが
位相同期ループ回路を誤った同期の問題に導くように十
分にドリフトさせることができるすべての低い遷移密度
のイベントを検出するということを証明することが難し
いかもしれない。第２に、もし悲観的なアルゴリズム
が、すべての問題のある低い遷移密度のイベントを検出
するというより高い信頼性を有するように選択されたな
らば、このとき、クロック再生位相同期ループの性能
は、再トレーニングが不必要である多くの場合において
再トレーニングすることによって劣化するであろう。こ
のことは、基準信号に対して典型的にはほぼ同期してい
る受信されたデータ列に対して同期の損失（同期ずれ）
を生じさせるであろう。
つかの欠点がある。第１に、そのようなアルゴリズムが
位相同期ループ回路を誤った同期の問題に導くように十
分にドリフトさせることができるすべての低い遷移密度
のイベントを検出するということを証明することが難し
いかもしれない。第２に、もし悲観的なアルゴリズム
が、すべての問題のある低い遷移密度のイベントを検出
するというより高い信頼性を有するように選択されたな
らば、このとき、クロック再生位相同期ループの性能
は、再トレーニングが不必要である多くの場合において
再トレーニングすることによって劣化するであろう。こ
のことは、基準信号に対して典型的にはほぼ同期してい
る受信されたデータ列に対して同期の損失（同期ずれ）
を生じさせるであろう。
【０００８】このことは、特に、ＳＯＮＥＴ（Ｓｙｎｃ
ｈｒｏｎｏｕｓ ＯｐｔｉｃａｌＮｅｔｗｏｒｋ：同期
光ネットワーク）のデータ列や、スクランブルされたＮ
ＲＺライン符号化法に基づいた他のデータ列を取り扱う
ときに、やっかいである。そのようなライン符号化法を
用いるときに、データ列は、当該問題の遷移無しの期間
がより長くなるにつれてそのことが生じる可能性が小さ
くなるということを除いて、すべて０のデータ又はすべ
て１のデータのランレングスに対する制限を有しない１
の密度が平均５０％のランダムビット列のように現れ
る。
ｈｒｏｎｏｕｓ ＯｐｔｉｃａｌＮｅｔｗｏｒｋ：同期
光ネットワーク）のデータ列や、スクランブルされたＮ
ＲＺライン符号化法に基づいた他のデータ列を取り扱う
ときに、やっかいである。そのようなライン符号化法を
用いるときに、データ列は、当該問題の遷移無しの期間
がより長くなるにつれてそのことが生じる可能性が小さ
くなるということを除いて、すべて０のデータ又はすべ
て１のデータのランレングスに対する制限を有しない１
の密度が平均５０％のランダムビット列のように現れ
る。
【０００９】そのようなスクランブルされたＮＲＺデー
タのときは、当該システムの有効なビット誤り率の性能
を制限するこれらのアルゴリズムを有しないように、誤
った同期の問題を防止するという観点から、楽観的な信
号損失検出アルゴリズムと、低い遷移密度検出アルゴリ
ズムを有するように動作される。
タのときは、当該システムの有効なビット誤り率の性能
を制限するこれらのアルゴリズムを有しないように、誤
った同期の問題を防止するという観点から、楽観的な信
号損失検出アルゴリズムと、低い遷移密度検出アルゴリ
ズムを有するように動作される。
【００１０】基本的には、受信されるデータ列を検査す
ることにより問題となる遷移密度のイベントを検出しよ
うとする試みにおいては、誤った同期の問題を高い確率
で回避するためには、我々は、非常に複雑なアルゴリズ
ムを備えるか、もしくは、クロック再生位相同期ループ
の潜在的な性能の劣化を受け入れる必要がある。
ることにより問題となる遷移密度のイベントを検出しよ
うとする試みにおいては、誤った同期の問題を高い確率
で回避するためには、我々は、非常に複雑なアルゴリズ
ムを備えるか、もしくは、クロック再生位相同期ループ
の潜在的な性能の劣化を受け入れる必要がある。
【００１１】最後に、受信信号のパス上において過渡的
な妨害が結果として高い遷移密度をもたらすという状況
があるかもしれないが、それにもかかわらず、クロック
再生位相同期ループに対して誤った同期を発生するよう
に十分にドリフトさせるかもしれない。典型的なモデル
は、長い到達距離に対して最適化された簡単な光ファイ
バ受信機の使用を含む。そのような受信機は、検出可能
な最低の受信光レベルを検出するように自動利得制御を
備える必要があり、低い光レベルの動作において最大レ
ベルを抽出するためのスケルチ回路を有しないかもしれ
ない。
な妨害が結果として高い遷移密度をもたらすという状況
があるかもしれないが、それにもかかわらず、クロック
再生位相同期ループに対して誤った同期を発生するよう
に十分にドリフトさせるかもしれない。典型的なモデル
は、長い到達距離に対して最適化された簡単な光ファイ
バ受信機の使用を含む。そのような受信機は、検出可能
な最低の受信光レベルを検出するように自動利得制御を
備える必要があり、低い光レベルの動作において最大レ
ベルを抽出するためのスケルチ回路を有しないかもしれ
ない。
【００１２】しかしながら、問題が未解決な光ファイバ
の状態のもとでは、そのような受信光装置は、典型的に
は、おそらく光受信機によって用いられる電源上のシス
テム雑音に関係した複数の周波数で、それらの出力上で
本質的に雑音を発生するであろう。そのような光装置の
出力が上述したような基準信号に対してトレーニングす
ることに依存するクロック再生位相同期ループに供給さ
れるときに、問題が未解決なある光ファイバの条件のも
とでは、上記位相同期ループはその公称動作周波数から
かなり離れた周波数で駆動されるかもしれない。その結
果、ある適切な受信信号が修復されるときに上記位相同
期ループは同期状態にならないであろう。従って、この
とき、誤った同期の問題を引き起こす。
の状態のもとでは、そのような受信光装置は、典型的に
は、おそらく光受信機によって用いられる電源上のシス
テム雑音に関係した複数の周波数で、それらの出力上で
本質的に雑音を発生するであろう。そのような光装置の
出力が上述したような基準信号に対してトレーニングす
ることに依存するクロック再生位相同期ループに供給さ
れるときに、問題が未解決なある光ファイバの条件のも
とでは、上記位相同期ループはその公称動作周波数から
かなり離れた周波数で駆動されるかもしれない。その結
果、ある適切な受信信号が修復されるときに上記位相同
期ループは同期状態にならないであろう。従って、この
とき、誤った同期の問題を引き起こす。
【００１３】クロック再生位相同期ループは時々、所望
されないオープンループモードに戻る。クロック再生
は、典型的には、複数のシステム内で複数のシリアルデ
ータリンクの受信端で用いられる。接続された回路の数
を最小化するために、高い信号ビットレートが典型的に
は用いられる。コストを最小化するためには、要求され
る性能を達成することができる最小の可能な周波数の性
能をＶＬＳＩに実装する技術を使用することが所望され
る。
されないオープンループモードに戻る。クロック再生
は、典型的には、複数のシステム内で複数のシリアルデ
ータリンクの受信端で用いられる。接続された回路の数
を最小化するために、高い信号ビットレートが典型的に
は用いられる。コストを最小化するためには、要求され
る性能を達成することができる最小の可能な周波数の性
能をＶＬＳＩに実装する技術を使用することが所望され
る。
【００１４】しかしながら、上述したように、複数のＶ
ＣＯがＶＬＳＩデバイスの中に形成されかつ調整が実行
されないときに、そのような複数のＶＣＯは、プロセ
ス、電圧及び温度における変化があるときに、当該ＶＣ
Ｏの周波数範囲が常にクロックを回復すべきデータ列の
周波数を含むことを確立するための広い周波数範囲を有
する必要がある。
ＣＯがＶＬＳＩデバイスの中に形成されかつ調整が実行
されないときに、そのような複数のＶＣＯは、プロセ
ス、電圧及び温度における変化があるときに、当該ＶＣ
Ｏの周波数範囲が常にクロックを回復すべきデータ列の
周波数を含むことを確立するための広い周波数範囲を有
する必要がある。
【００１５】さらに、すべての状態のもとで制御ループ
をクロック再生位相同期ループの回りで閉じるために、
典型的には分周器であるいくつかの論理回路は、ＶＣＯ
の制御範囲の上限よりも高い周波数で動作する必要があ
る。このことは、位相同期ループの制御論理回路の設計
において、煩わしい拘束条件を伴う。例えば、与えられ
た典型的なＶＣＯの周波数範囲において、１５５Ｍｂｉ
ｔ／ｓのクロック再生回路を設計するときに、上記ルー
プを閉じる論理回路は２００ＭＨｚ以上で動作する必要
がある。同様に、６２２ＭＨｚのクロック再生回路のた
めのループを閉じる論理回路は８００ＭＨｚ以上の周波
数で動作する必要がある。
をクロック再生位相同期ループの回りで閉じるために、
典型的には分周器であるいくつかの論理回路は、ＶＣＯ
の制御範囲の上限よりも高い周波数で動作する必要があ
る。このことは、位相同期ループの制御論理回路の設計
において、煩わしい拘束条件を伴う。例えば、与えられ
た典型的なＶＣＯの周波数範囲において、１５５Ｍｂｉ
ｔ／ｓのクロック再生回路を設計するときに、上記ルー
プを閉じる論理回路は２００ＭＨｚ以上で動作する必要
がある。同様に、６２２ＭＨｚのクロック再生回路のた
めのループを閉じる論理回路は８００ＭＨｚ以上の周波
数で動作する必要がある。
【００１６】本発明の目的は、以上の問題点を解決し
て、ＶＣＯの周波数範囲を自動的にかつ簡単に調整する
ことができ、しかも誤った同期をその発生時刻にかかわ
らず回避することができるクロックパルスの発生方法、
クロックパルス発生装置及びクロック再生回路を提供す
ることにある。
て、ＶＣＯの周波数範囲を自動的にかつ簡単に調整する
ことができ、しかも誤った同期をその発生時刻にかかわ
らず回避することができるクロックパルスの発生方法、
クロックパルス発生装置及びクロック再生回路を提供す
ることにある。
【００１７】
【課題を解決するための手段】本発明によれば、正しい
信号の前に印加された、例えば信号の損失又は雑音など
の信号のタイプにかかわらず、正しい信号が印加された
ときに、“誤った同期”モードに陥ることなく、常に例
えば公称周波数から±２０ｐｐｍ以内の正しい信号に同
期することができることを確立するクロック再生方法及
びシステムが実現される。このことは、もしＶＣＯが上
記正しい信号に同期しないならば、位相同期ループのＶ
ＣＯを強制的に基準信号源に同期させることによって実
行される。
信号の前に印加された、例えば信号の損失又は雑音など
の信号のタイプにかかわらず、正しい信号が印加された
ときに、“誤った同期”モードに陥ることなく、常に例
えば公称周波数から±２０ｐｐｍ以内の正しい信号に同
期することができることを確立するクロック再生方法及
びシステムが実現される。このことは、もしＶＣＯが上
記正しい信号に同期しないならば、位相同期ループのＶ
ＣＯを強制的に基準信号源に同期させることによって実
行される。
【００１８】本発明はまた、位相同期ループのＶＣＯが
その公称動作周波数よりも低い周波数にリセットするこ
とにより初期化され、当該ＶＣＯの最低動作周波数から
公称動作周波数への周波数を増加させる方向でトレーニ
ングされることを確立する。このことは、ＶＣＯと、Ｖ
ＣＯの周波数範囲の上限の周波数で動作するＶＣＯに関
連する位相同期ループの閉回路とに依存する必要がある
ということを回避する。
その公称動作周波数よりも低い周波数にリセットするこ
とにより初期化され、当該ＶＣＯの最低動作周波数から
公称動作周波数への周波数を増加させる方向でトレーニ
ングされることを確立する。このことは、ＶＣＯと、Ｖ
ＣＯの周波数範囲の上限の周波数で動作するＶＣＯに関
連する位相同期ループの閉回路とに依存する必要がある
ということを回避する。
【００１９】本発明に係る請求項１記載のクロックパル
スの発生方法は、電圧制御型発振器を備えた位相同期ル
ープを用いて出力クロックパルスを発生するクロックパ
ルスの発生方法であって、（ａ）一連のデータパルスと
一連の基準クロックパルスとを供給するステップと、
（ｂ）上記電圧制御型発振器をその最低の動作周波数で
動作するように上記位相同期ループをリセットするステ
ップと、（ｃ）上記位相同期ループのリセットを解除し
て、上記電圧制御型発振器を上記基準クロックパルスの
周波数の倍数の周波数に同期させるステップと、（ｄ）
上記データパルスの遷移の存在を検出するステップと、
（ｅ）上記データパルスの遷移を検出したときに、上記
電圧制御型発振器を上記データパルスに同期させるステ
ップと、（ｆ）上記位相同期ループから上記出力クロッ
クパルスを出力するステップとを含むことを特徴とす
る。
スの発生方法は、電圧制御型発振器を備えた位相同期ル
ープを用いて出力クロックパルスを発生するクロックパ
ルスの発生方法であって、（ａ）一連のデータパルスと
一連の基準クロックパルスとを供給するステップと、
（ｂ）上記電圧制御型発振器をその最低の動作周波数で
動作するように上記位相同期ループをリセットするステ
ップと、（ｃ）上記位相同期ループのリセットを解除し
て、上記電圧制御型発振器を上記基準クロックパルスの
周波数の倍数の周波数に同期させるステップと、（ｄ）
上記データパルスの遷移の存在を検出するステップと、
（ｅ）上記データパルスの遷移を検出したときに、上記
電圧制御型発振器を上記データパルスに同期させるステ
ップと、（ｆ）上記位相同期ループから上記出力クロッ
クパルスを出力するステップとを含むことを特徴とす
る。
【００２０】また、請求項２記載のクロックパルスの発
生方法は、請求項１記載のクロックパルスの発生方法に
おいて、（ｅ）上記電圧制御型発振器を上記データパル
スに同期させるステップはさらに、（ｅ．１）上記一連
のデータパルスに基づいた上記電圧制御型発振器の出力
信号の約数の信号と、上記基準クロックパルスとの間の
タイミング差を検出するステップと、（ｅ．２）予め決
められた期間中で、予め決められた数のタイミング差が
検出されたときに、上記電圧制御型発振器を上記基準ク
ロックパルスの周波数の倍数の周波数に同期させ、か
つ、上記（ｄ）、（ｅ）、（ｅ．１）及び（ｅ．２）の
ステップを繰り返すステップとを含むことを特徴とす
る。
生方法は、請求項１記載のクロックパルスの発生方法に
おいて、（ｅ）上記電圧制御型発振器を上記データパル
スに同期させるステップはさらに、（ｅ．１）上記一連
のデータパルスに基づいた上記電圧制御型発振器の出力
信号の約数の信号と、上記基準クロックパルスとの間の
タイミング差を検出するステップと、（ｅ．２）予め決
められた期間中で、予め決められた数のタイミング差が
検出されたときに、上記電圧制御型発振器を上記基準ク
ロックパルスの周波数の倍数の周波数に同期させ、か
つ、上記（ｄ）、（ｅ）、（ｅ．１）及び（ｅ．２）の
ステップを繰り返すステップとを含むことを特徴とす
る。
【００２１】さらに、請求項３記載のクロックパルスの
発生方法は、請求項２記載のクロックパルスの発生方法
において、ステップ（ｅ．１）は、（ｉ）上記電圧制御
型発振器の出力信号の約数の信号を所定の分周比で分周
して分周された約数の信号を供給するステップと、（i
i）上記分周された約数の信号を上記基準クロック信号
と同期させるステップと、（iii）基準クロックカウン
タを用いて上記基準クロック信号を計数するステップ
と、（iv）上記各分周された約数の信号の生成毎に、上
記基準クロック信号の１つのクロック周期にわたって信
号パルスを供給するステップと、（ｖ）上記基準クロッ
クカウンタの計数値を別のカウンタに格納するステップ
と、（vi）上記信号パルスに応答して上記基準クロック
カウンタをクリアするステップと、（vii）上記信号パ
ルスに応答して上記別のカウンタをサンプリングするス
テップと、（viii）上記別のカウンタの状態が、予め決
められた公差内又は公差０で上記電圧制御型発振器の出
力信号の約数の信号を分周するステップ（ｉ）において
用いられる分周比と異なるときに、上記ステップ（ｅ．
２）を実行するステップとにより実行されることを特徴
とする。
発生方法は、請求項２記載のクロックパルスの発生方法
において、ステップ（ｅ．１）は、（ｉ）上記電圧制御
型発振器の出力信号の約数の信号を所定の分周比で分周
して分周された約数の信号を供給するステップと、（i
i）上記分周された約数の信号を上記基準クロック信号
と同期させるステップと、（iii）基準クロックカウン
タを用いて上記基準クロック信号を計数するステップ
と、（iv）上記各分周された約数の信号の生成毎に、上
記基準クロック信号の１つのクロック周期にわたって信
号パルスを供給するステップと、（ｖ）上記基準クロッ
クカウンタの計数値を別のカウンタに格納するステップ
と、（vi）上記信号パルスに応答して上記基準クロック
カウンタをクリアするステップと、（vii）上記信号パ
ルスに応答して上記別のカウンタをサンプリングするス
テップと、（viii）上記別のカウンタの状態が、予め決
められた公差内又は公差０で上記電圧制御型発振器の出
力信号の約数の信号を分周するステップ（ｉ）において
用いられる分周比と異なるときに、上記ステップ（ｅ．
２）を実行するステップとにより実行されることを特徴
とする。
【００２２】またさらに、請求項４記載のクロックパル
スの発生方法は、請求項３記載のクロックパルスの発生
方法において、上記分周比は８１９２であって、上記予
め決められた公差内の上記別のカウンタの状態は８１９
０、８１９１又は０であることを特徴とする。
スの発生方法は、請求項３記載のクロックパルスの発生
方法において、上記分周比は８１９２であって、上記予
め決められた公差内の上記別のカウンタの状態は８１９
０、８１９１又は０であることを特徴とする。
【００２３】また、請求項５記載のクロックパルスの発
生方法は、請求項２記載のクロックパルスの発生方法に
おいて、ステップ（ｅ．１）は、上記基準クロックパル
スの立ち上がりエッジと上記電圧制御型発振器の出力信
号の約数の信号の立ち上がりエッジとを検出し、上記基
準クロックパルスの各立ち上がりエッジでアップ／ダウ
ンカウンタの計数値をインクリメントし、上記約数の信
号の各立ち上がりエッジで上記アップ／ダウンカウンタ
の計数値をデクリメントし、上記予め決められた期間の
後に上記アップ／ダウンカウンタをサンプリングし、上
記アップ／ダウンカウンタをリセットすることによって
実行され、上記アップ／ダウンカウンタの状態が０、＋
１又は−１以外の場合には上記ステップ（ｅ．２）を実
行することを特徴とする。
生方法は、請求項２記載のクロックパルスの発生方法に
おいて、ステップ（ｅ．１）は、上記基準クロックパル
スの立ち上がりエッジと上記電圧制御型発振器の出力信
号の約数の信号の立ち上がりエッジとを検出し、上記基
準クロックパルスの各立ち上がりエッジでアップ／ダウ
ンカウンタの計数値をインクリメントし、上記約数の信
号の各立ち上がりエッジで上記アップ／ダウンカウンタ
の計数値をデクリメントし、上記予め決められた期間の
後に上記アップ／ダウンカウンタをサンプリングし、上
記アップ／ダウンカウンタをリセットすることによって
実行され、上記アップ／ダウンカウンタの状態が０、＋
１又は−１以外の場合には上記ステップ（ｅ．２）を実
行することを特徴とする。
【００２４】さらに、請求項６記載のクロックパルスの
発生方法は、請求項５記載のクロックパルスの発生方法
において、上記予め決められた期間は、上記電圧制御型
発振器の出力信号の約数の信号の８１９２サイクルに対
応する時間であることを特徴とする。
発生方法は、請求項５記載のクロックパルスの発生方法
において、上記予め決められた期間は、上記電圧制御型
発振器の出力信号の約数の信号の８１９２サイクルに対
応する時間であることを特徴とする。
【００２５】本発明に係る請求項７記載のクロックパル
ス発生装置は、電圧制御型発振器を備えた位相同期ルー
プを用いて出力クロックパルスを発生するクロックパル
ス発生装置であって、（ａ）一連のデータパルスと一連
の基準クロックパルスとを供給する手段と、（ｂ）上記
電圧制御型発振器をその最低の動作周波数で動作させる
ように上記位相同期ループをリセットする手段と、
（ｃ）上記位相同期ループのリセットを解除して、上記
電圧制御型発振器を上記基準クロックパルスの周波数の
倍数の周波数に同期させる手段と、（ｄ）上記データパ
ルスの遷移の存在を検出する手段と、（ｅ）上記データ
パルスの遷移を検出したときに、上記電圧制御型発振器
を上記データパルスに同期させる手段と、（ｆ）上記位
相同期ループから上記出力クロックパルスを出力する手
段とを備えたことを特徴とする。
ス発生装置は、電圧制御型発振器を備えた位相同期ルー
プを用いて出力クロックパルスを発生するクロックパル
ス発生装置であって、（ａ）一連のデータパルスと一連
の基準クロックパルスとを供給する手段と、（ｂ）上記
電圧制御型発振器をその最低の動作周波数で動作させる
ように上記位相同期ループをリセットする手段と、
（ｃ）上記位相同期ループのリセットを解除して、上記
電圧制御型発振器を上記基準クロックパルスの周波数の
倍数の周波数に同期させる手段と、（ｄ）上記データパ
ルスの遷移の存在を検出する手段と、（ｅ）上記データ
パルスの遷移を検出したときに、上記電圧制御型発振器
を上記データパルスに同期させる手段と、（ｆ）上記位
相同期ループから上記出力クロックパルスを出力する手
段とを備えたことを特徴とする。
【００２６】また、請求項８記載のクロックパルス発生
装置は、請求項７記載のクロックパルス発生装置におい
て、上記電圧制御型発振器を上記データパルスに同期さ
せる手段はさらに、（ｅ．１）上記一連のデータパルス
に基づいた上記電圧制御型発振器の出力信号の約数の信
号と、上記基準クロックパルスとのタイミング差を検出
する手段と、（ｅ．２）予め決められた期間の中で、予
め決められた数のタイミング差が検出されたときに、上
記電圧制御型発振器を上記基準クロックパルスの周波数
の倍数の周波数に同期させ、上記（ｄ）、（ｅ）、
（ｅ．１）及び（ｅ．２）の手段の処理を繰り返す手段
とを備えたことを特徴とする。
装置は、請求項７記載のクロックパルス発生装置におい
て、上記電圧制御型発振器を上記データパルスに同期さ
せる手段はさらに、（ｅ．１）上記一連のデータパルス
に基づいた上記電圧制御型発振器の出力信号の約数の信
号と、上記基準クロックパルスとのタイミング差を検出
する手段と、（ｅ．２）予め決められた期間の中で、予
め決められた数のタイミング差が検出されたときに、上
記電圧制御型発振器を上記基準クロックパルスの周波数
の倍数の周波数に同期させ、上記（ｄ）、（ｅ）、
（ｅ．１）及び（ｅ．２）の手段の処理を繰り返す手段
とを備えたことを特徴とする。
【００２７】さらに、請求項９記載のクロックパルス発
生装置は、請求項８記載のクロックパルス発生装置にお
いて、上記（ｅ．１）手段の処理は、（ｉ）上記電圧制
御型発振器の出力信号の約数の信号を所定の分周比で分
周して、分周された約数の信号を供給する手段と、（i
i）上記分周された約数の信号を基準クロック信号と同
期させる手段と、（iii）基準クロックカウンタを用い
て、基準クロック信号を計数する手段と、（iv）上記分
周された約数の信号の生成毎に、上記基準クロック信号
の１つのクロック周期にわたって、信号パルスを供給す
る手段と、（ｖ）上記基準クロックカウンタの計数値を
別のカウンタに格納する手段と、（vi）上記信号パルス
に応答して上記基準クロックカウンタをクリアする手段
と、（vii）上記信号パルスに応答して上記別のカウン
タをサンプリングする手段と、（viii）上記別のカウン
タの状態が、予め決められた公差内又は公差０で、上記
電圧制御型発振器の出力信号の約数の信号を分周する手
段（ｉ）において用いられる分周比と異なる場合に、上
記（ｅ．２）手段の処理を実行する手段とによって実行
されることを特徴とする。
生装置は、請求項８記載のクロックパルス発生装置にお
いて、上記（ｅ．１）手段の処理は、（ｉ）上記電圧制
御型発振器の出力信号の約数の信号を所定の分周比で分
周して、分周された約数の信号を供給する手段と、（i
i）上記分周された約数の信号を基準クロック信号と同
期させる手段と、（iii）基準クロックカウンタを用い
て、基準クロック信号を計数する手段と、（iv）上記分
周された約数の信号の生成毎に、上記基準クロック信号
の１つのクロック周期にわたって、信号パルスを供給す
る手段と、（ｖ）上記基準クロックカウンタの計数値を
別のカウンタに格納する手段と、（vi）上記信号パルス
に応答して上記基準クロックカウンタをクリアする手段
と、（vii）上記信号パルスに応答して上記別のカウン
タをサンプリングする手段と、（viii）上記別のカウン
タの状態が、予め決められた公差内又は公差０で、上記
電圧制御型発振器の出力信号の約数の信号を分周する手
段（ｉ）において用いられる分周比と異なる場合に、上
記（ｅ．２）手段の処理を実行する手段とによって実行
されることを特徴とする。
【００２８】またさらに、請求項１０記載のクロックパ
ルス発生装置は、請求項９記載のクロックパルス発生装
置において、上記分周比は８１９２であって、上記予め
決められた公差内の上記別のカウンタの状態は８１９
０、８１９１又は０であることを特徴とする。
ルス発生装置は、請求項９記載のクロックパルス発生装
置において、上記分周比は８１９２であって、上記予め
決められた公差内の上記別のカウンタの状態は８１９
０、８１９１又は０であることを特徴とする。
【００２９】また、請求項１１記載のクロックパルス発
生装置は、請求項８記載のクロックパルス発生装置にお
いて、上記（ｅ．１）手段は、上記基準クロックパルス
の立ち上がりエッジと上記電圧制御型発振器の出力信号
の約数の信号の立ち上がりエッジとを検出する手段と、
上記基準クロックパルスの各立ち上がりエッジでアップ
／ダウンカウンタの計数値をインクリメントし、かつ上
記約数の信号の各立ち上がりエッジで上記アップ／ダウ
ンカウンタの計数値をデクリメントする手段と、上記予
め決められた期間の後に、上記アップ／ダウンカウンタ
をサンプリングして上記アップ／ダウンカウンタをリセ
ットし、上記アップ／ダウンカウンタの状態が０、＋１
又は−１以外の場合に、予め決められた数のタイミング
差が予め決められた期間中に検出されたとき、上記電圧
制御型発振器を上記基準クロックパルスの周波数の倍数
の周波数に同期させ、かつ、上記（ｄ）、（ｅ）、
（ｅ．１）及び（ｅ．２）の手段の処理を繰り返す手段
とを備えたことを特徴とする。
生装置は、請求項８記載のクロックパルス発生装置にお
いて、上記（ｅ．１）手段は、上記基準クロックパルス
の立ち上がりエッジと上記電圧制御型発振器の出力信号
の約数の信号の立ち上がりエッジとを検出する手段と、
上記基準クロックパルスの各立ち上がりエッジでアップ
／ダウンカウンタの計数値をインクリメントし、かつ上
記約数の信号の各立ち上がりエッジで上記アップ／ダウ
ンカウンタの計数値をデクリメントする手段と、上記予
め決められた期間の後に、上記アップ／ダウンカウンタ
をサンプリングして上記アップ／ダウンカウンタをリセ
ットし、上記アップ／ダウンカウンタの状態が０、＋１
又は−１以外の場合に、予め決められた数のタイミング
差が予め決められた期間中に検出されたとき、上記電圧
制御型発振器を上記基準クロックパルスの周波数の倍数
の周波数に同期させ、かつ、上記（ｄ）、（ｅ）、
（ｅ．１）及び（ｅ．２）の手段の処理を繰り返す手段
とを備えたことを特徴とする。
【００３０】さらに、請求項１２記載のクロックパルス
発生装置は、請求項１１記載のクロックパルス発生装置
において、上記予め決められた期間は、上記電圧制御型
発振器の出力信号の約数の信号の８１９２サイクルに対
応する時間であることを特徴とする。
発生装置は、請求項１１記載のクロックパルス発生装置
において、上記予め決められた期間は、上記電圧制御型
発振器の出力信号の約数の信号の８１９２サイクルに対
応する時間であることを特徴とする。
【００３１】本発明に係る請求項１３記載のクロック再
生回路は、（ａ）電圧制御型発振器と、上記電圧制御発
信器の出力端子に接続されたモード分周器と、上記モー
ド分周器の出力端子に接続された第１の位相検出器と、
上記第１の位相検出器から出力された出力信号を受信し
出力信号を上記電圧制御型発振器に出力するループフィ
ルタとを直列に接続して備えたデジタル位相同期ループ
と、（ｂ）デジタル入力信号を上記第１の位相検出器の
他方の入力端子に印加する手段を備え、これによって、
上記第１の位相検出器は上記デジタル入力信号と上記モ
ード分周器の出力信号との間の位相差を表わす出力信号
を供給し、（ｃ）基準クロック信号の入力端子と、
（ｄ）上記基準クロック信号を第２の位相検出器の入力
端子で受信する第２の位相検出器と、（ｅ）上記電圧制
御型発振器の出力信号を受信し、ＤＣＬＫ信号を発生す
る基準分周器と、（ｆ）上記ＤＣＬＫ信号を上記第２の
位相検出器の他方の入力端子に印加する手段と、（ｇ）
上記ＤＣＬＫ信号と上記基準クロック信号と上記モード
分周器の出力信号とを受信し、上記ＤＣＬＫ信号と上記
基準クロック信号とが上記モード分周器の出力端子から
の予め決められた数のパルスだけ異なるときに、範囲外
れ信号を発生するクロック差検出器と、（ｈ）上記第１
の位相検出器と上記第２の位相検出器とのいずれか１つ
の出力信号を、上記ループフィルタに通過させるマルチ
プレクサと、（ｉ）範囲外れ信号を受信し、範囲外れ信
号が存在するときに上記第２の位相検出器の出力信号を
上記ループフィルタに通過させるように上記マルチプレ
クサを制御する一方、上記範囲外れ信号が存在しないと
きに上記第１の位相検出器の出力信号を上記ループフィ
ルタに通過させるように上記マルチプレクサを制御する
状態マシンとを備えたことを特徴とする。
生回路は、（ａ）電圧制御型発振器と、上記電圧制御発
信器の出力端子に接続されたモード分周器と、上記モー
ド分周器の出力端子に接続された第１の位相検出器と、
上記第１の位相検出器から出力された出力信号を受信し
出力信号を上記電圧制御型発振器に出力するループフィ
ルタとを直列に接続して備えたデジタル位相同期ループ
と、（ｂ）デジタル入力信号を上記第１の位相検出器の
他方の入力端子に印加する手段を備え、これによって、
上記第１の位相検出器は上記デジタル入力信号と上記モ
ード分周器の出力信号との間の位相差を表わす出力信号
を供給し、（ｃ）基準クロック信号の入力端子と、
（ｄ）上記基準クロック信号を第２の位相検出器の入力
端子で受信する第２の位相検出器と、（ｅ）上記電圧制
御型発振器の出力信号を受信し、ＤＣＬＫ信号を発生す
る基準分周器と、（ｆ）上記ＤＣＬＫ信号を上記第２の
位相検出器の他方の入力端子に印加する手段と、（ｇ）
上記ＤＣＬＫ信号と上記基準クロック信号と上記モード
分周器の出力信号とを受信し、上記ＤＣＬＫ信号と上記
基準クロック信号とが上記モード分周器の出力端子から
の予め決められた数のパルスだけ異なるときに、範囲外
れ信号を発生するクロック差検出器と、（ｈ）上記第１
の位相検出器と上記第２の位相検出器とのいずれか１つ
の出力信号を、上記ループフィルタに通過させるマルチ
プレクサと、（ｉ）範囲外れ信号を受信し、範囲外れ信
号が存在するときに上記第２の位相検出器の出力信号を
上記ループフィルタに通過させるように上記マルチプレ
クサを制御する一方、上記範囲外れ信号が存在しないと
きに上記第１の位相検出器の出力信号を上記ループフィ
ルタに通過させるように上記マルチプレクサを制御する
状態マシンとを備えたことを特徴とする。
【００３２】また、請求項１４記載のクロック再生回路
は、請求項１３記載のクロック再生回路において、上記
入力信号と上記モード検出器の出力信号とを受信し、上
記入力信号の遷移密度を決定し、上記入力信号の遷移密
度がクロック再生のために十分であることを示す指示信
号を供給する遷移検出器をさらに備え、これによって、
上記範囲外れ信号を受信しないときであっても上記指示
信号が存在しないとき、上記状態マシンは上記第２の位
相検出器の出力信号を通過させるように上記マルチプレ
クサを制御する一方、上記指示信号が存在しかつ上記範
囲外れ信号が存在しないとき、上記状態マシンは上記第
１の位相検出器の出力信号を通過させるように上記マル
チプレクサを制御することを特徴とする。
は、請求項１３記載のクロック再生回路において、上記
入力信号と上記モード検出器の出力信号とを受信し、上
記入力信号の遷移密度を決定し、上記入力信号の遷移密
度がクロック再生のために十分であることを示す指示信
号を供給する遷移検出器をさらに備え、これによって、
上記範囲外れ信号を受信しないときであっても上記指示
信号が存在しないとき、上記状態マシンは上記第２の位
相検出器の出力信号を通過させるように上記マルチプレ
クサを制御する一方、上記指示信号が存在しかつ上記範
囲外れ信号が存在しないとき、上記状態マシンは上記第
１の位相検出器の出力信号を通過させるように上記マル
チプレクサを制御することを特徴とする。
【００３３】
【発明の実施の形態】本発明に係る好ましい実施形態に
ついて以下図面を参照して説明する。後述するクロック
再生方法とクロック再生装置の好ましい実施形態は、典
型的には、同期光ネットワークシステム（ＳＯＮＥＴシ
ステム）において使用されるような、６２２Ｍｂｉｔ／
ｓ（又は３１１Ｍｂｉｔ／ｓ又は１５５Ｍｂｉｔ／ｓ）
のクロック信号のクロック再生回路について説明されて
いるが、本発明はこれに限定されない。
ついて以下図面を参照して説明する。後述するクロック
再生方法とクロック再生装置の好ましい実施形態は、典
型的には、同期光ネットワークシステム（ＳＯＮＥＴシ
ステム）において使用されるような、６２２Ｍｂｉｔ／
ｓ（又は３１１Ｍｂｉｔ／ｓ又は１５５Ｍｂｉｔ／ｓ）
のクロック信号のクロック再生回路について説明されて
いるが、本発明はこれに限定されない。
【００３４】基本的な位相同期ループは、電圧制御型発
振器（ＶＣＯ）１を備え、ＶＣＯ１の出力信号はモード
分周器３の入力端子に印加され、モード分周器３の出力
端子はデータ回復位相検出器５の一方の入力端子に接続
され、データ回復位相検出器５の出力端子はループフィ
ルタ７を介してＶＣＯ１の入力端子に接続される。デー
タ回復位相検出器５の出力端子は詳細後述するようにル
ープ制御マルチプレクサ１７を介してループフィルタ７
に接続される。クロックを再生するための入力データ信
号ＲＳＤ（以下、入力データ信号という。）は、データ
回復位相検出器５の他方の入力端子に印加される。
振器（ＶＣＯ）１を備え、ＶＣＯ１の出力信号はモード
分周器３の入力端子に印加され、モード分周器３の出力
端子はデータ回復位相検出器５の一方の入力端子に接続
され、データ回復位相検出器５の出力端子はループフィ
ルタ７を介してＶＣＯ１の入力端子に接続される。デー
タ回復位相検出器５の出力端子は詳細後述するようにル
ープ制御マルチプレクサ１７を介してループフィルタ７
に接続される。クロックを再生するための入力データ信
号ＲＳＤ（以下、入力データ信号という。）は、データ
回復位相検出器５の他方の入力端子に印加される。
【００３５】図１に図示したこの発明の好ましい実施形
態において、ＶＣＯ１は６２２ＭＨｚで動作し、ＶＣＯ
１は、プロセス、温度及び電圧の変動に対して常に６２
２ＭＨｚの周波数で発振するように、十分広い動作範囲
を有する必要がある。６２２ＭＨｚの動作周波数は、そ
の動作範囲の中心周波数になる必要があり、数百ＭＨｚ
の動作範囲を有することが好ましい。また、ＶＣＯ１
は、固有の低いジッタの発生に対して最適化することが
必要である。典型的なシステムにおいては、ＶＣＯ１の
最大動作周波数は、すべての動作状態のもとで、９００
ＭＨｚよりも低い周波数となるであろう。
態において、ＶＣＯ１は６２２ＭＨｚで動作し、ＶＣＯ
１は、プロセス、温度及び電圧の変動に対して常に６２
２ＭＨｚの周波数で発振するように、十分広い動作範囲
を有する必要がある。６２２ＭＨｚの動作周波数は、そ
の動作範囲の中心周波数になる必要があり、数百ＭＨｚ
の動作範囲を有することが好ましい。また、ＶＣＯ１
は、固有の低いジッタの発生に対して最適化することが
必要である。典型的なシステムにおいては、ＶＣＯ１の
最大動作周波数は、すべての動作状態のもとで、９００
ＭＨｚよりも低い周波数となるであろう。
【００３６】モード分周器３は、ＶＣＯ１の６２２ＭＨ
ｚの出力信号を、分周比１，２，４又は１２で分周する
ことにより、６２２，３１１，１５５，又は５１ＭＨｚ
のクロックを生成し、当該クロックは、データ回復又は
データ再生のために用いられ、従って、６２２，３１
１，１５５，又は５１ＭＨｚのクロック信号の再生（又
は回復）もしくは合成のためのシステムを構成するため
に用いられる。分周比は、モード分周器３の制御入力端
子に印加されるモード制御信号ＭＯＤＥ（１：０）によ
って選択されかつ外部から制御され、モード分周器３
は、１１，１０，０１，又は００の４つの制御ビットを
用いて、４つの分周比のうちの１つを選択することがで
きる。
ｚの出力信号を、分周比１，２，４又は１２で分周する
ことにより、６２２，３１１，１５５，又は５１ＭＨｚ
のクロックを生成し、当該クロックは、データ回復又は
データ再生のために用いられ、従って、６２２，３１
１，１５５，又は５１ＭＨｚのクロック信号の再生（又
は回復）もしくは合成のためのシステムを構成するため
に用いられる。分周比は、モード分周器３の制御入力端
子に印加されるモード制御信号ＭＯＤＥ（１：０）によ
って選択されかつ外部から制御され、モード分周器３
は、１１，１０，０１，又は００の４つの制御ビットを
用いて、４つの分周比のうちの１つを選択することがで
きる。
【００３７】ループフィルタ７はその入力端子を介して
受信されたアップパルス又はダウンパルスを積分して、
ＶＣＯ１を制御するために用いられる制御電圧を発生す
る。ループフィルタ７は、固有の低いジッタの発生のた
めに、かつ、クロック再生中において十分な大きなジッ
タの公差を許容するとともにクロック合成中において十
分に大きな基準信号のジッタの減衰量を許容する伝達関
数を提供することができるように設計される必要があ
る。
受信されたアップパルス又はダウンパルスを積分して、
ＶＣＯ１を制御するために用いられる制御電圧を発生す
る。ループフィルタ７は、固有の低いジッタの発生のた
めに、かつ、クロック再生中において十分な大きなジッ
タの公差を許容するとともにクロック合成中において十
分に大きな基準信号のジッタの減衰量を許容する伝達関
数を提供することができるように設計される必要があ
る。
【００３８】位相検出器５は、データ回復位相検出器で
あり、入力データ信号ＲＳＤのシリアルの入力データ列
の入力データの遷移の位相の比較と、ＶＣＯ１とモード
分周器３からの分周されて再生されたクロック出力にお
ける遷移とに基づいて、アップパルス又はダウンパルス
を発生する。シリアルの入力データ列ＲＳＤがスクラン
ブルされているとき、すなわち、１のビット密度が５０
％の疑似ランダムパターンであって、そのビットレート
が分周されたＶＣＯ出力のクロック周波数の１２２ｐｐ
ｍ以内であるときに、データ回復位相検出器５はループ
フィルタ７及びＶＣＯ１を真の同期状態に向かって正確
に駆動する必要があるという特徴を有する必要がある。
あり、入力データ信号ＲＳＤのシリアルの入力データ列
の入力データの遷移の位相の比較と、ＶＣＯ１とモード
分周器３からの分周されて再生されたクロック出力にお
ける遷移とに基づいて、アップパルス又はダウンパルス
を発生する。シリアルの入力データ列ＲＳＤがスクラン
ブルされているとき、すなわち、１のビット密度が５０
％の疑似ランダムパターンであって、そのビットレート
が分周されたＶＣＯ出力のクロック周波数の１２２ｐｐ
ｍ以内であるときに、データ回復位相検出器５はループ
フィルタ７及びＶＣＯ１を真の同期状態に向かって正確
に駆動する必要があるという特徴を有する必要がある。
【００３９】位相同期ループからの再生クロック信号Ｒ
ＳＣＬＫと回復データ信号ＲＳＤＯは、公知の方法で、
例えば、そのアイパターンのアイの中心でシリアルデー
タ列をサンプリングし、位相調整されたクロック出力Ｒ
ＳＣＬＫと、再び時間的なタイミング調整を行ったデー
タ出力ＲＳＤＯとを発生することによって、位相検出器
５から出力される。
ＳＣＬＫと回復データ信号ＲＳＤＯは、公知の方法で、
例えば、そのアイパターンのアイの中心でシリアルデー
タ列をサンプリングし、位相調整されたクロック出力Ｒ
ＳＣＬＫと、再び時間的なタイミング調整を行ったデー
タ出力ＲＳＤＯとを発生することによって、位相検出器
５から出力される。
【００４０】上述の回路の一般的な動作は公知である。
データ回復位相検出器５は、ＶＣＯ１からの分周された
出力信号と、入力データ信号ＲＳＤとの間の位相差を検
出して、アップパルス又はダウンパルスを発生し、当該
アップパルス又はダウンパルスをループフィルタ７を介
してＶＣＯ１に出力し、ＶＣＯ１は、アップパルス又は
ダウンパルスが発生されなくなるまでその位相と周波数
を調整する。この基本的な位相同期ループは、上述した
ような誤った同期の問題を有するであろう。
データ回復位相検出器５は、ＶＣＯ１からの分周された
出力信号と、入力データ信号ＲＳＤとの間の位相差を検
出して、アップパルス又はダウンパルスを発生し、当該
アップパルス又はダウンパルスをループフィルタ７を介
してＶＣＯ１に出力し、ＶＣＯ１は、アップパルス又は
ダウンパルスが発生されなくなるまでその位相と周波数
を調整する。この基本的な位相同期ループは、上述した
ような誤った同期の問題を有するであろう。
【００４１】プログラマブル基準分周器１３は、ＶＣＯ
１の出力端子から６２２ＭＨｚの出力信号を受信し、当
該出力信号を分周比８，１２，１６，又は３２で分周し
て、７７，５１，３８，又は１９ＭＨｚのクロック信号
ＤＣＬＫを生成する。分周比は、プログラマブル基準分
周器１３の制御入力端子に印加される２ビット信号ＲＥ
ＦＳＥＬ（１：０）によって外部から選択される。プロ
グラマブル基準分周器１３は、５０％のデューティサイ
クルを有する出力信号を生成し、制御がすべての時刻で
のＶＣＯにおいて保持されることを確立するように６２
２ＭＨｚを超える周波数で良好に動作することができる
ことが必要である。好ましくは、プログラマブル基準分
周器１３は、上述したように約９００ＭＨｚであるＶＣ
Ｏ１の最高動作周波数以上で動作するように設計する必
要がある。もしこのことが不可能であれば、強制的に低
い周波数で発振を開始する方法を用いることができる。
１の出力端子から６２２ＭＨｚの出力信号を受信し、当
該出力信号を分周比８，１２，１６，又は３２で分周し
て、７７，５１，３８，又は１９ＭＨｚのクロック信号
ＤＣＬＫを生成する。分周比は、プログラマブル基準分
周器１３の制御入力端子に印加される２ビット信号ＲＥ
ＦＳＥＬ（１：０）によって外部から選択される。プロ
グラマブル基準分周器１３は、５０％のデューティサイ
クルを有する出力信号を生成し、制御がすべての時刻で
のＶＣＯにおいて保持されることを確立するように６２
２ＭＨｚを超える周波数で良好に動作することができる
ことが必要である。好ましくは、プログラマブル基準分
周器１３は、上述したように約９００ＭＨｚであるＶＣ
Ｏ１の最高動作周波数以上で動作するように設計する必
要がある。もしこのことが不可能であれば、強制的に低
い周波数で発振を開始する方法を用いることができる。
【００４２】基準位相／周波数検出器１５は、プログラ
マブル基準分周器１３から出力されるクロック信号ＤＣ
ＬＫを一方の入力端子で受信し、他方の入力端子で基準
クロック信号ＲＥＦＣＬＫを受信する。当該検出器１５
は、これらの２つの入力端子にそれぞれ入力される２つ
の信号を比較して、データ回復位相検出器５からのパル
ス出力の代わりに、ループフィルタ７に供給されるアッ
プパルス又はダウンパルスを発生する。これらのパルス
は常にＶＣＯ１の動作周波数にかかわらずＶＣＯ１を基
準クロックＲＥＦＣＬＫに対して真の同期状態となるよ
うに駆動する。この検出器１５は、真の位相／周波数検
出器である必要がある。
マブル基準分周器１３から出力されるクロック信号ＤＣ
ＬＫを一方の入力端子で受信し、他方の入力端子で基準
クロック信号ＲＥＦＣＬＫを受信する。当該検出器１５
は、これらの２つの入力端子にそれぞれ入力される２つ
の信号を比較して、データ回復位相検出器５からのパル
ス出力の代わりに、ループフィルタ７に供給されるアッ
プパルス又はダウンパルスを発生する。これらのパルス
は常にＶＣＯ１の動作周波数にかかわらずＶＣＯ１を基
準クロックＲＥＦＣＬＫに対して真の同期状態となるよ
うに駆動する。この検出器１５は、真の位相／周波数検
出器である必要がある。
【００４３】基準位相／周波数検出器１５はまた、同期
外れ状態を検出するための回路を含んでもよく、当該回
路は、基準位相／周波数検出器１５を複製することによ
り構成されるが、デッドバンド（ｄｅａｄ ｂａｎｄ）
を生じるように挿入された遅延を有する。このデッドバ
ンドの目的は、２つの入力信号が位相調整から大きくは
ずれたときにのみ発生されるパルスを有することにあ
る。そのアップ信号とダウン信号は論理和演算されて同
期外れ信号を生成する。
外れ状態を検出するための回路を含んでもよく、当該回
路は、基準位相／周波数検出器１５を複製することによ
り構成されるが、デッドバンド（ｄｅａｄ ｂａｎｄ）
を生じるように挿入された遅延を有する。このデッドバ
ンドの目的は、２つの入力信号が位相調整から大きくは
ずれたときにのみ発生されるパルスを有することにあ
る。そのアップ信号とダウン信号は論理和演算されて同
期外れ信号を生成する。
【００４４】システムがリセット（リセット信号は図示
せず。）されたとき、基準位相／周波数検出器１５は強
制的にダウンパルスを発生する。これらのパルスは、こ
れらのパルスを積分するループフィルタ７に供給され、
結果としてＶＣＯ１を強制的にその最低周波数に設定す
る。
せず。）されたとき、基準位相／周波数検出器１５は強
制的にダウンパルスを発生する。これらのパルスは、こ
れらのパルスを積分するループフィルタ７に供給され、
結果としてＶＣＯ１を強制的にその最低周波数に設定す
る。
【００４５】データ回復位相検出器５と基準位相／周波
数検出器１５からの２つの出力信号はそれぞれ、ループ
制御マルチプレクサ１７の２つの入力端子に供給され
る。後述するように制御状態マシン１９から受信され
て、その制御入力端子Ｃへの入力信号の値に依存して、
データ回復位相検出器５から入力されるアップパルス及
びダウンパルスと、基準位相／周波数検出器１５からの
アップパルス及びダウンパルスのどちらか一方を通過さ
せ、ループフィルタ７を介してＶＣＯ１に出力する。
数検出器１５からの２つの出力信号はそれぞれ、ループ
制御マルチプレクサ１７の２つの入力端子に供給され
る。後述するように制御状態マシン１９から受信され
て、その制御入力端子Ｃへの入力信号の値に依存して、
データ回復位相検出器５から入力されるアップパルス及
びダウンパルスと、基準位相／周波数検出器１５からの
アップパルス及びダウンパルスのどちらか一方を通過さ
せ、ループフィルタ７を介してＶＣＯ１に出力する。
【００４６】遷移検出器２１は、モード分周器３からの
出力信号と、入力データ信号ＲＳＤとを受信し、入力デ
ータ信号ＲＳＤの遷移密度がクロック再生の目的のため
に適当であるか否かを決定する。遷移検出器２１は、も
し入力データ信号ＲＳＤに８０ビットの区間の間に遷移
が存在しない場合には、制御状態マシン１９に対して指
示信号を供給する。
出力信号と、入力データ信号ＲＳＤとを受信し、入力デ
ータ信号ＲＳＤの遷移密度がクロック再生の目的のため
に適当であるか否かを決定する。遷移検出器２１は、も
し入力データ信号ＲＳＤに８０ビットの区間の間に遷移
が存在しない場合には、制御状態マシン１９に対して指
示信号を供給する。
【００４７】遷移検出器２１は、遷移のない連続したビ
ット区間を計数するカウンタを備えることができ、当該
カウンタは最大８０まで計数できる７ビットカウンタで
あり、遷移が存在するとリセットされる。これはＳＯＮ
ＥＴ標準のために明記された標準的な信号損失のしきい
値であるので、計数値のしきい値として８０が好まし
い。
ット区間を計数するカウンタを備えることができ、当該
カウンタは最大８０まで計数できる７ビットカウンタで
あり、遷移が存在するとリセットされる。これはＳＯＮ
ＥＴ標準のために明記された標準的な信号損失のしきい
値であるので、計数値のしきい値として８０が好まし
い。
【００４８】リセットされたときに、遷移検出器２１
は、その処理区間を終了しかつ他の状態であることを決
定するまで、遷移密度が不適当であることを示す。
は、その処理区間を終了しかつ他の状態であることを決
定するまで、遷移密度が不適当であることを示す。
【００４９】クロック差検出器２３は、基準クロック信
号ＲＥＦＣＬＫと、プログラマブル基準分周器１３から
のクロック信号ＤＣＬＫとを受信して、これらの各周波
数を比較する。比較は、処理区間を確立するためにクロ
ック信号ＤＣＬＫの８１９２サイクルにわたって実行さ
れる必要がある。当該各区間において、クロック信号Ｄ
ＣＬＫのサイクルの数を計数する必要がある。もしこの
計数値が１よりも大きく異なると、クロック差検出器２
３は、基準クロック信号ＲＥＦＣＬＫとクロック信号Ｄ
ＣＬＫが、基準クロック信号ＲＥＦＣＬＫと比較して１
２２ｐｐｍよりも大きく異なることを示す信号を発生し
て、制御状態マシン１９に供給する必要がある。さもな
ければ、クロック差検出器２３は、基準クロック信号Ｒ
ＥＦＣＬＫとクロック信号ＤＣＬＫとの差が、１２２ｐ
ｐｍ以下であることを示す信号を発生して制御状態マシ
ン１９に供給する。
号ＲＥＦＣＬＫと、プログラマブル基準分周器１３から
のクロック信号ＤＣＬＫとを受信して、これらの各周波
数を比較する。比較は、処理区間を確立するためにクロ
ック信号ＤＣＬＫの８１９２サイクルにわたって実行さ
れる必要がある。当該各区間において、クロック信号Ｄ
ＣＬＫのサイクルの数を計数する必要がある。もしこの
計数値が１よりも大きく異なると、クロック差検出器２
３は、基準クロック信号ＲＥＦＣＬＫとクロック信号Ｄ
ＣＬＫが、基準クロック信号ＲＥＦＣＬＫと比較して１
２２ｐｐｍよりも大きく異なることを示す信号を発生し
て、制御状態マシン１９に供給する必要がある。さもな
ければ、クロック差検出器２３は、基準クロック信号Ｒ
ＥＦＣＬＫとクロック信号ＤＣＬＫとの差が、１２２ｐ
ｐｍ以下であることを示す信号を発生して制御状態マシ
ン１９に供給する。
【００５０】クロック差検出器２３は図２において図示
されている回路によって構成することができる。当該ク
ロック差検出器２３の実施形態において、２つの１３ビ
ットカウンタが使用される。クロック信号ＤＣＬＫは、
好ましくはリップル分周器２９を用いて分周比８１９２
で分周される。分周された信号は基準クロック信号ＲＥ
ＦＣＬＫに同期されているに違いないので、このような
非同期の設計方法は安全確実である。直列に接続された
３つのフリップフロップ３０Ａ，３０Ｂ，３０Ｃとノア
ゲート３１は、基準クロック信号ＲＥＦＣＬＫとの同期
化のためと、クロック信号ＤＣＬＫを分周する分周器２
９の出力信号の立ち上がりエッジを検出するために用い
られる。ノアゲート３１の出力は、基準クロック信号Ｒ
ＥＦＣＬＫの１クロックの間隔の幅を有し、８１９２個
のクロック信号ＤＣＬＫの期間毎に一度発生される。こ
の信号パルスは、フリップフロップ３５によって計数復
号化ブロック３３の出力信号をサンプリングさせ、基準
クロックカウンタ２７をクリアする。
されている回路によって構成することができる。当該ク
ロック差検出器２３の実施形態において、２つの１３ビ
ットカウンタが使用される。クロック信号ＤＣＬＫは、
好ましくはリップル分周器２９を用いて分周比８１９２
で分周される。分周された信号は基準クロック信号ＲＥ
ＦＣＬＫに同期されているに違いないので、このような
非同期の設計方法は安全確実である。直列に接続された
３つのフリップフロップ３０Ａ，３０Ｂ，３０Ｃとノア
ゲート３１は、基準クロック信号ＲＥＦＣＬＫとの同期
化のためと、クロック信号ＤＣＬＫを分周する分周器２
９の出力信号の立ち上がりエッジを検出するために用い
られる。ノアゲート３１の出力は、基準クロック信号Ｒ
ＥＦＣＬＫの１クロックの間隔の幅を有し、８１９２個
のクロック信号ＤＣＬＫの期間毎に一度発生される。こ
の信号パルスは、フリップフロップ３５によって計数復
号化ブロック３３の出力信号をサンプリングさせ、基準
クロックカウンタ２７をクリアする。
【００５１】基準クロックカンンタ２７は、例えば、ク
リア入力と走査入力を有する同期型バイナリアップカウ
ンタのような、ビット計数を繰り返すカウンタの１例に
よって構成される。もし、クロック信号ＤＣＬＫと基準
クロック信号ＲＥＦＣＬＫのブロック周波数が等しいな
らば、基準クロックカウンタ２７は０から８１９１まで
計数するであろう。ノアゲート３１の同期パルスの出力
は、８１９１の計数値に調整されるであろう。同期スリ
ップと、わずかな周波数の違いによる同期位置の移動を
可能にするために、同期パルスをまた、８１９０又は０
の基準計数値に調整することができる。計数復号化ブロ
ック３３は、同期位置における基準計数値が８１９０，
８１８１，又は０（公称計数値±１）のときに、クロッ
ク信号ＤＣＬＫの周波数と基準クロック信号ＲＥＦＣＬ
Ｋの周波数とが、“インレンジ（範囲内）”であること
を示す。基準クロックカウンタ２７は、各積分区間の最
初でクリアされるので、そのクロック周波数差は「範囲
外」として検出されるべき公称計数値±２となるに違い
ない。同期エラーのために、範囲外の周波数差はまず、
クロック周波数差が８１９２分の１又は１２２ｐｐｍを
超えるときに検出される。
リア入力と走査入力を有する同期型バイナリアップカウ
ンタのような、ビット計数を繰り返すカウンタの１例に
よって構成される。もし、クロック信号ＤＣＬＫと基準
クロック信号ＲＥＦＣＬＫのブロック周波数が等しいな
らば、基準クロックカウンタ２７は０から８１９１まで
計数するであろう。ノアゲート３１の同期パルスの出力
は、８１９１の計数値に調整されるであろう。同期スリ
ップと、わずかな周波数の違いによる同期位置の移動を
可能にするために、同期パルスをまた、８１９０又は０
の基準計数値に調整することができる。計数復号化ブロ
ック３３は、同期位置における基準計数値が８１９０，
８１８１，又は０（公称計数値±１）のときに、クロッ
ク信号ＤＣＬＫの周波数と基準クロック信号ＲＥＦＣＬ
Ｋの周波数とが、“インレンジ（範囲内）”であること
を示す。基準クロックカウンタ２７は、各積分区間の最
初でクリアされるので、そのクロック周波数差は「範囲
外」として検出されるべき公称計数値±２となるに違い
ない。同期エラーのために、範囲外の周波数差はまず、
クロック周波数差が８１９２分の１又は１２２ｐｐｍを
超えるときに検出される。
【００５２】２つのフリップフロップ３５及び３７とア
ンドゲート３９は、積分区間のサンプリング点の間で
“インレンジ”状態を保持するために用いられるとも
に、基準計数値が２つの連続した積分区間に対して範囲
内（インレンジ）であったか否かを検出するために用い
られる。もし、基準計数値が１つの積分区間に対して範
囲外であるならば、インレンジ１とインレンジ２の両方
の出力は活性化されない（アクティブにならない）。
ンドゲート３９は、積分区間のサンプリング点の間で
“インレンジ”状態を保持するために用いられるとも
に、基準計数値が２つの連続した積分区間に対して範囲
内（インレンジ）であったか否かを検出するために用い
られる。もし、基準計数値が１つの積分区間に対して範
囲外であるならば、インレンジ１とインレンジ２の両方
の出力は活性化されない（アクティブにならない）。
【００５３】加速モードは、機能的なシミュレーション
を実用化するために提供することができる。ＡＣＣＥＬ
Ｂ入力ピンがアクティブローのとき、ＤＣＬＫのリップ
ルカウンタである分周器２９は第９ビット目の位置にタ
ップ付けされ、“インレンジ”の計数値は５１０，５１
１，及び０に変更される。これによって、積分期間はク
ロック信号ＤＣＬＫの５１２サイクルに減少される。
を実用化するために提供することができる。ＡＣＣＥＬ
Ｂ入力ピンがアクティブローのとき、ＤＣＬＫのリップ
ルカウンタである分周器２９は第９ビット目の位置にタ
ップ付けされ、“インレンジ”の計数値は５１０，５１
１，及び０に変更される。これによって、積分期間はク
ロック信号ＤＣＬＫの５１２サイクルに減少される。
【００５４】計数復号化ブロック３３内の複数のゲート
回路に対して広い欠陥範囲のテストを可能にするため
に、走査テスト（スキャンテスト）の信号列（ｃｈａｉ
ｎ）が基準クロックカウンタ２７に付加されることが可
能である。基準クロックカウンタ２７の状態は、シリア
ルにシフトされたパターンを用いて容易に制御すること
ができる。このことは、複数ビットの１と複数ビットの
０のシリアルシフトパターンであるウォーキングワン
（ｗａｌｋｉｎｇ ｏｎｅ）とウォーキングゼロ（ｗａ
ｋｉｎｇ ｚｅｒｏ）のパターンが計数復号化ブロック
３３内のすべてのスタックアットピン（ｓｔａｃｋ ａ
ｔ ｐｉｎ）の欠陥を検出するために必要であるので、
有用である。
回路に対して広い欠陥範囲のテストを可能にするため
に、走査テスト（スキャンテスト）の信号列（ｃｈａｉ
ｎ）が基準クロックカウンタ２７に付加されることが可
能である。基準クロックカウンタ２７の状態は、シリア
ルにシフトされたパターンを用いて容易に制御すること
ができる。このことは、複数ビットの１と複数ビットの
０のシリアルシフトパターンであるウォーキングワン
（ｗａｌｋｉｎｇ ｏｎｅ）とウォーキングゼロ（ｗａ
ｋｉｎｇ ｚｅｒｏ）のパターンが計数復号化ブロック
３３内のすべてのスタックアットピン（ｓｔａｃｋ ａ
ｔ ｐｉｎ）の欠陥を検出するために必要であるので、
有用である。
【００５５】成功した試作品においては、ＶＣＯ１のア
ナログ電圧がチャージポンプの平均電流とループフィル
タ７の回路定数によって決定されるように安定化された
後、少なくとも２つの積分区間が“データへの同期”状
態に入るために必要とされた。これらの積分時間は、次
の表１に要約されている。
ナログ電圧がチャージポンプの平均電流とループフィル
タ７の回路定数によって決定されるように安定化された
後、少なくとも２つの積分区間が“データへの同期”状
態に入るために必要とされた。これらの積分時間は、次
の表１に要約されている。
【００５６】
【表１】
【００５７】制御状態マシン１９は、クロックが入力デ
ータ信号ＲＳＤから再生されたか、もしくは、基準クロ
ック信号から合成されたかを決定し、ループ制御マルチ
プレクサ１７を制御する。制御状態マシン１９は、リセ
ット信号ＲＳＴＢ、基準位相／周波数検出器１５からの
信号、遷移検出器２１からの制御信号、及びクロック差
検出器２３からの制御信号を受信し、後述するように状
態マシン信号を発生する。制御状態マシン１９はまた、
リセットの開放を同期化する。その複数の入力は、制御
状態マシン１９に対してクロック信号を供給するモード
分周器３によって供給された高速クロック信号に同期化
されると考えられる。
ータ信号ＲＳＤから再生されたか、もしくは、基準クロ
ック信号から合成されたかを決定し、ループ制御マルチ
プレクサ１７を制御する。制御状態マシン１９は、リセ
ット信号ＲＳＴＢ、基準位相／周波数検出器１５からの
信号、遷移検出器２１からの制御信号、及びクロック差
検出器２３からの制御信号を受信し、後述するように状
態マシン信号を発生する。制御状態マシン１９はまた、
リセットの開放を同期化する。その複数の入力は、制御
状態マシン１９に対してクロック信号を供給するモード
分周器３によって供給された高速クロック信号に同期化
されると考えられる。
【００５８】クロック差検出器２３は、とって代わっ
て、クロック信号ＤＣＬＫの８１９１サイクルを計数し
て終了する１３ビットカウンタから構成してもよい。こ
の実施形態においては、各区間の最初に、アップ／ダウ
ンカウンタは０にリセットされる必要がある。入力され
る基準クロック信号ＲＥＦＣＬＫとクロック信号ＤＣＬ
Ｋはモニタされる（すなわち、その状態をチェックされ
る）。基準クロック信号ＲＥＦＣＬＫの各立ち上がりエ
ッジで、アップ／ダウンカウンタの計数値はインクリメ
ントされる必要がある。クロック信号ＤＣＬＫの各立ち
上がりエッジで、アップ／ダウンカウンタの計数値はデ
クリメントされる必要がある。同時の立ち上がりエッジ
の場合は、その結果として、アップ／ダウンカウンタは
その前の値を保持する必要がある。各区間の最後で、ア
ップ／ダウンカウンタの出力はサンプリングされた後、
０にリセットされて次の処理区間を開始する。もしアッ
プ／ダウンカウンタが０，＋１又は−１以外の状態であ
るとき、クロック差を示すフラグをたてる必要がある。
て、クロック信号ＤＣＬＫの８１９１サイクルを計数し
て終了する１３ビットカウンタから構成してもよい。こ
の実施形態においては、各区間の最初に、アップ／ダウ
ンカウンタは０にリセットされる必要がある。入力され
る基準クロック信号ＲＥＦＣＬＫとクロック信号ＤＣＬ
Ｋはモニタされる（すなわち、その状態をチェックされ
る）。基準クロック信号ＲＥＦＣＬＫの各立ち上がりエ
ッジで、アップ／ダウンカウンタの計数値はインクリメ
ントされる必要がある。クロック信号ＤＣＬＫの各立ち
上がりエッジで、アップ／ダウンカウンタの計数値はデ
クリメントされる必要がある。同時の立ち上がりエッジ
の場合は、その結果として、アップ／ダウンカウンタは
その前の値を保持する必要がある。各区間の最後で、ア
ップ／ダウンカウンタの出力はサンプリングされた後、
０にリセットされて次の処理区間を開始する。もしアッ
プ／ダウンカウンタが０，＋１又は−１以外の状態であ
るとき、クロック差を示すフラグをたてる必要がある。
【００５９】この実施形態においては、８１９２サイク
ルの区間が用いられる。なぜならば、上記のクロック差
が検出されたとき、このことは、クロック信号ＤＣＬＫ
の周波数と基準クロック信号ＲＥＦＣＬＫの周波数とが
１２２ｐｐｍよりも大きく異なることを示すためであ
る。
ルの区間が用いられる。なぜならば、上記のクロック差
が検出されたとき、このことは、クロック信号ＤＣＬＫ
の周波数と基準クロック信号ＲＥＦＣＬＫの周波数とが
１２２ｐｐｍよりも大きく異なることを示すためであ
る。
【００６０】リセット時には、クロック差検出器２３
は、別の方法で決定される処理時間を成功裏に終了する
まで、クロック差が存在することを示すであろう。
は、別の方法で決定される処理時間を成功裏に終了する
まで、クロック差が存在することを示すであろう。
【００６１】図３に示したフローチャートを参照すれ
ば、制御状態マシン１９の４つの状態は、１０（リセッ
ト）、１１（基準信号に同期する）、０１（データに対
してトレーニング中）、及び００（データに同期化され
た）である。
ば、制御状態マシン１９の４つの状態は、１０（リセッ
ト）、１１（基準信号に同期する）、０１（データに対
してトレーニング中）、及び００（データに同期化され
た）である。
【００６２】リセットの解除時に、制御状態マシン１９
はそのリセット状態に入る。この状態において、ループ
制御マルチプレクサ１７は、ＶＣＯ１に対して強制的に
基準位相／周波数検出器１５の出力により制御される。
ＶＣＯ１は、ＶＣＯ１が基準周波数の適当な倍数の周波
数に同期するまで駆動される。このことは、制御状態マ
シン１９に対してインレンジ１又はインレンジ２によっ
て報知する基準位相／周波数検出器１５によって検出し
てもよい。これらの複数の信号は、制御状態マシン１９
に供給される基準クロックに同期している。次いで、制
御状態マシン１９は、当該回路が基準信号に対して同期
化されたことを示す。このことは、クロック差検出器２
３によって決定されたように、分周されたＶＣＯ１のク
ロック信号ＤＣＬＫの周波数と基準クロック信号入力の
周波数との差が１２２ｐｐｍよりも小さいときに発生す
る。制御状態マシン１９は、基準信号の同期化状態に入
る。
はそのリセット状態に入る。この状態において、ループ
制御マルチプレクサ１７は、ＶＣＯ１に対して強制的に
基準位相／周波数検出器１５の出力により制御される。
ＶＣＯ１は、ＶＣＯ１が基準周波数の適当な倍数の周波
数に同期するまで駆動される。このことは、制御状態マ
シン１９に対してインレンジ１又はインレンジ２によっ
て報知する基準位相／周波数検出器１５によって検出し
てもよい。これらの複数の信号は、制御状態マシン１９
に供給される基準クロックに同期している。次いで、制
御状態マシン１９は、当該回路が基準信号に対して同期
化されたことを示す。このことは、クロック差検出器２
３によって決定されたように、分周されたＶＣＯ１のク
ロック信号ＤＣＬＫの周波数と基準クロック信号入力の
周波数との差が１２２ｐｐｍよりも小さいときに発生す
る。制御状態マシン１９は、基準信号の同期化状態に入
る。
【００６３】もし入力データ信号ＲＳＤ上に十分なデー
タ遷移が存在し、かつ周波数差が範囲内のままであると
きは、制御状態マシン１９は、データに対するトレーニ
ング状態（データを探索する）に入る必要がある。この
状態でループ制御マルチプレクサ１７が、データ位相検
出器５の出力信号をループフィルタ７を介してＶＣＯ１
に印加するように制御状態マシン１９によって切り換え
られると、ＶＣＯ１は強制的にデータ位相検出器５の出
力によって制御される。
タ遷移が存在し、かつ周波数差が範囲内のままであると
きは、制御状態マシン１９は、データに対するトレーニ
ング状態（データを探索する）に入る必要がある。この
状態でループ制御マルチプレクサ１７が、データ位相検
出器５の出力信号をループフィルタ７を介してＶＣＯ１
に印加するように制御状態マシン１９によって切り換え
られると、ＶＣＯ１は強制的にデータ位相検出器５の出
力によって制御される。
【００６４】この時点で、クロック差検出器２３は同期
が達成されたか否かを決定することを可能にする。クロ
ック差検出器２３の幾つかの処理区間が終了したとき
に、もしクロック差が検出されなかった場合は、制御状
態マシン１９は、上記回路がデータに対して同期化され
たことを示す。
が達成されたか否かを決定することを可能にする。クロ
ック差検出器２３の幾つかの処理区間が終了したとき
に、もしクロック差が検出されなかった場合は、制御状
態マシン１９は、上記回路がデータに対して同期化され
たことを示す。
【００６５】データに対する同期状態に入るためには、
十分なデータ遷移が存在する必要があり、また、クロッ
ク差はデータ回復ループが安定化されることを確立する
ために第２の積分区間中の範囲内にある必要がある。デ
ータに対する同期状態においては、回復データ信号ＲＳ
ＤＯと再生クロック信号ＲＳＣＬＫから回復されたデー
タは有効であると考えることができる。
十分なデータ遷移が存在する必要があり、また、クロッ
ク差はデータ回復ループが安定化されることを確立する
ために第２の積分区間中の範囲内にある必要がある。デ
ータに対する同期状態においては、回復データ信号ＲＳ
ＤＯと再生クロック信号ＲＳＣＬＫから回復されたデー
タは有効であると考えることができる。
【００６６】もしクロック差検出器２３がクロック差を
検出するか、又は遷移検出器２１が信号の損失（遷移無
しの８０ビット区間）を示すならば、制御状態マシン１
９は、ＶＣＯ１が強制的に基準位相／周波数検出器１５
によって制御されるように、ループ制御マルチプレクサ
１７を切り換える必要がある。制御状態マシン１９はま
た、強制的にデータへの同期外れと基準クロック信号へ
の同期外れになるように設定し、上記回路があたかも丁
度今リセットから解除されたごとく、再び処理が開始さ
れる。
検出するか、又は遷移検出器２１が信号の損失（遷移無
しの８０ビット区間）を示すならば、制御状態マシン１
９は、ＶＣＯ１が強制的に基準位相／周波数検出器１５
によって制御されるように、ループ制御マルチプレクサ
１７を切り換える必要がある。制御状態マシン１９はま
た、強制的にデータへの同期外れと基準クロック信号へ
の同期外れになるように設定し、上記回路があたかも丁
度今リセットから解除されたごとく、再び処理が開始さ
れる。
【００６７】十分に大きなデータの遷移が失われると、
制御状態マシン１９は基準信号（基準状態）への同期状
態に遷移されて戻され、データ遷移が復旧されることを
待機する必要がある。連続的にモニタされたクロック差
は誤った同期状態のために範囲外となったときに、上述
のように、制御状態マシン１９はリセット状態に遷移さ
れて戻され、基準クロックの入力信号に対する同期化の
ための全体の処理を再び開始する。
制御状態マシン１９は基準信号（基準状態）への同期状
態に遷移されて戻され、データ遷移が復旧されることを
待機する必要がある。連続的にモニタされたクロック差
は誤った同期状態のために範囲外となったときに、上述
のように、制御状態マシン１９はリセット状態に遷移さ
れて戻され、基準クロックの入力信号に対する同期化の
ための全体の処理を再び開始する。
【００６８】クロック差検出器２３は、ＶＣＯ１に対し
て強制的に基準周波数の適当な倍数のまわりの複数の周
波数の狭い範囲に設定する。境界が±１２２ｐｐｍであ
るこの例においては、このことは、低いコストであって
容易に入手できる基準水晶発振器の使用により、基準ク
ロック信号ＲＥＦＣＬＫを発生させることができる。±
１００ｐｐｍの正確さは、容易に達成することができる
水晶発振器の公差である。
て強制的に基準周波数の適当な倍数のまわりの複数の周
波数の狭い範囲に設定する。境界が±１２２ｐｐｍであ
るこの例においては、このことは、低いコストであって
容易に入手できる基準水晶発振器の使用により、基準ク
ロック信号ＲＥＦＣＬＫを発生させることができる。±
１００ｐｐｍの正確さは、容易に達成することができる
水晶発振器の公差である。
【００６９】本発明を用いることができるＳＯＮＥＴの
アプリケーションにおいては、規格に従っているＳＯＮ
ＥＴデータ列は±２０ｐｐｍの正確さで動作するにちが
いない。従って、基準の正確さから±１００ｐｐｍ又は
それよりも良い正確さまでの±１２２ｐｐｍの任意の偏
差は、規格に従ったＳＯＮＥＴ信号は存在しないことを
明確に示す。そのような規格から外れた信号において
は、ここで示されたクロック再生回路は、基準周波数か
ら１２２ｐｐｍよりも大きく逸脱しない下りデータ列回
路のために、“アクティブ状態を保持する（ｋｅｅｐ
ａｌｉｖｅ）”クロック出力を本質的に保持しながら、
基準信号への同期と、データに対する探索との間で切り
換わるであろう。
アプリケーションにおいては、規格に従っているＳＯＮ
ＥＴデータ列は±２０ｐｐｍの正確さで動作するにちが
いない。従って、基準の正確さから±１００ｐｐｍ又は
それよりも良い正確さまでの±１２２ｐｐｍの任意の偏
差は、規格に従ったＳＯＮＥＴ信号は存在しないことを
明確に示す。そのような規格から外れた信号において
は、ここで示されたクロック再生回路は、基準周波数か
ら１２２ｐｐｍよりも大きく逸脱しない下りデータ列回
路のために、“アクティブ状態を保持する（ｋｅｅｐ
ａｌｉｖｅ）”クロック出力を本質的に保持しながら、
基準信号への同期と、データに対する探索との間で切り
換わるであろう。
【００７０】上述した実施形態に対する変形例として、
同期検出回路は、基準信号にいつ同期するかを決定する
ために用いることができる。もう１つの変形例として、
クロック差検出器２３は、データに対する同期化をチェ
ックするためにクロック差検出器２３を用いることと同
様の方法で、基準信号に対する同期化をチェックするた
めに用いることができる。
同期検出回路は、基準信号にいつ同期するかを決定する
ために用いることができる。もう１つの変形例として、
クロック差検出器２３は、データに対する同期化をチェ
ックするためにクロック差検出器２３を用いることと同
様の方法で、基準信号に対する同期化をチェックするた
めに用いることができる。
【００７１】基準クロック信号ＲＥＦＣＬＫとクロック
信号ＤＣＬＫのいずれか１つは、クロック差検出器２３
の処理区間を設けるためのタイムベースとして用いるこ
とができる。クロック差を積分する複数のカウンタを設
けるときには、小さな飽和状態になる複数のカウンタを
使用することができ、これらの複数のカウンタは、複数
のカウンタが飽和するときに、情報が損失したことによ
って、重大なジッタや迷走状態（ワンダー（ｗａｎｄｅ
ｒ））が基準クロック信号ＲＥＦＣＬＫ又はクロック信
号ＤＣＬＫ上に存在するならば、クロック差を正確に示
さない。とって代わって、すべての状態のもとで正確で
ある積分を実行するためにより長いカウンタを用いるこ
とができる。さらに、より長い処理期間又は異なるカウ
ンタは、可能である最大クロック差が、実施形態のため
に選択された±１２２ｐｐｍよりも小さい又は大きくな
るように拘束するように、しきい値を設定する。
信号ＤＣＬＫのいずれか１つは、クロック差検出器２３
の処理区間を設けるためのタイムベースとして用いるこ
とができる。クロック差を積分する複数のカウンタを設
けるときには、小さな飽和状態になる複数のカウンタを
使用することができ、これらの複数のカウンタは、複数
のカウンタが飽和するときに、情報が損失したことによ
って、重大なジッタや迷走状態（ワンダー（ｗａｎｄｅ
ｒ））が基準クロック信号ＲＥＦＣＬＫ又はクロック信
号ＤＣＬＫ上に存在するならば、クロック差を正確に示
さない。とって代わって、すべての状態のもとで正確で
ある積分を実行するためにより長いカウンタを用いるこ
とができる。さらに、より長い処理期間又は異なるカウ
ンタは、可能である最大クロック差が、実施形態のため
に選択された±１２２ｐｐｍよりも小さい又は大きくな
るように拘束するように、しきい値を設定する。
【００７２】この発明を理解する人は、変形例の構造、
変形例の実施形態又は上記実施携帯の種々の変形例を考
えることができるかもしれない。ここで添付された特許
請求の範囲内にあるすべての実施形態は、本発明の一部
分と考えられる。
変形例の実施形態又は上記実施携帯の種々の変形例を考
えることができるかもしれない。ここで添付された特許
請求の範囲内にあるすべての実施形態は、本発明の一部
分と考えられる。
【００７３】
【発明の効果】本発明に係る請求項１記載のクロックパ
ルスの発生方法によれば、電圧制御型発振器を備えた位
相同期ループを用いて出力クロックパルスを発生するク
ロックパルスの発生方法であって、（ａ）一連のデータ
パルスと一連の基準クロックパルスとを供給するステッ
プと、（ｂ）上記電圧制御型発振器をその最低の動作周
波数で動作するように上記位相同期ループをリセットす
るステップと、（ｃ）上記位相同期ループのリセットを
解除して、上記電圧制御型発振器を上記基準クロックパ
ルスの周波数の倍数の周波数に同期させるステップと、
（ｄ）上記データパルスの遷移の存在を検出するステッ
プと、（ｅ）上記データパルスの遷移を検出したとき
に、上記電圧制御型発振器を上記データパルスに同期さ
せるステップと、（ｆ）上記位相同期ループから上記出
力クロックパルスを出力するステップとを含む。従っ
て、電圧制御型発振器の周波数範囲を自動的にかつ簡単
に調整することができ、しかも誤った同期をその発生時
刻にかかわらず回避することができるクロックパルスの
発生方法を提供することができる。
ルスの発生方法によれば、電圧制御型発振器を備えた位
相同期ループを用いて出力クロックパルスを発生するク
ロックパルスの発生方法であって、（ａ）一連のデータ
パルスと一連の基準クロックパルスとを供給するステッ
プと、（ｂ）上記電圧制御型発振器をその最低の動作周
波数で動作するように上記位相同期ループをリセットす
るステップと、（ｃ）上記位相同期ループのリセットを
解除して、上記電圧制御型発振器を上記基準クロックパ
ルスの周波数の倍数の周波数に同期させるステップと、
（ｄ）上記データパルスの遷移の存在を検出するステッ
プと、（ｅ）上記データパルスの遷移を検出したとき
に、上記電圧制御型発振器を上記データパルスに同期さ
せるステップと、（ｆ）上記位相同期ループから上記出
力クロックパルスを出力するステップとを含む。従っ
て、電圧制御型発振器の周波数範囲を自動的にかつ簡単
に調整することができ、しかも誤った同期をその発生時
刻にかかわらず回避することができるクロックパルスの
発生方法を提供することができる。
【００７４】本発明に係る請求項７記載のクロックパル
ス発生装置によれば、電圧制御型発振器を備えた位相同
期ループを用いて出力クロックパルスを発生するクロッ
クパルス発生装置であって、（ａ）一連のデータパルス
と一連の基準クロックパルスとを供給する手段と、
（ｂ）上記電圧制御型発振器をその最低の動作周波数で
動作させるように上記位相同期ループをリセットする手
段と、（ｃ）上記位相同期ループのリセットを解除し
て、上記電圧制御型発振器を上記基準クロックパルスの
周波数の倍数の周波数に同期させる手段と、（ｄ）上記
データパルスの遷移の存在を検出する手段と、（ｅ）上
記データパルスの遷移を検出したときに、上記電圧制御
型発振器を上記データパルスに同期させる手段と、
（ｆ）上記位相同期ループから上記出力クロックパルス
を出力する手段とを備える。従って、電圧制御型発振器
の周波数範囲を自動的にかつ簡単に調整することがで
き、しかも誤った同期をその発生時刻にかかわらず回避
することができるクロックパルス発生装置を提供するこ
とができる。
ス発生装置によれば、電圧制御型発振器を備えた位相同
期ループを用いて出力クロックパルスを発生するクロッ
クパルス発生装置であって、（ａ）一連のデータパルス
と一連の基準クロックパルスとを供給する手段と、
（ｂ）上記電圧制御型発振器をその最低の動作周波数で
動作させるように上記位相同期ループをリセットする手
段と、（ｃ）上記位相同期ループのリセットを解除し
て、上記電圧制御型発振器を上記基準クロックパルスの
周波数の倍数の周波数に同期させる手段と、（ｄ）上記
データパルスの遷移の存在を検出する手段と、（ｅ）上
記データパルスの遷移を検出したときに、上記電圧制御
型発振器を上記データパルスに同期させる手段と、
（ｆ）上記位相同期ループから上記出力クロックパルス
を出力する手段とを備える。従って、電圧制御型発振器
の周波数範囲を自動的にかつ簡単に調整することがで
き、しかも誤った同期をその発生時刻にかかわらず回避
することができるクロックパルス発生装置を提供するこ
とができる。
【００７５】本発明に係る請求項１３記載のクロック再
生回路によれば、（ａ）電圧制御型発振器と、上記電圧
制御発信器の出力端子に接続されたモード分周器と、上
記モード分周器の出力端子に接続された第１の位相検出
器と、上記第１の位相検出器から出力された出力信号を
受信し出力信号を上記電圧制御型発振器に出力するルー
プフィルタとを直列に接続して備えたデジタル位相同期
ループと、（ｂ）デジタル入力信号を上記第１の位相検
出器の他方の入力端子に印加する手段を備え、これによ
って、上記第１の位相検出器は上記デジタル入力信号と
上記モード分周器の出力信号との間の位相差を表わす出
力信号を供給し、（ｃ）基準クロック信号の入力端子
と、（ｄ）上記基準クロック信号を第２の位相検出器の
入力端子で受信する第２の位相検出器と、（ｅ）上記電
圧制御型発振器の出力信号を受信し、ＤＣＬＫ信号を発
生する基準分周器と、（ｆ）上記ＤＣＬＫ信号を上記第
２の位相検出器の他方の入力端子に印加する手段と、
（ｇ）上記ＤＣＬＫ信号と上記基準クロック信号と上記
モード分周器の出力信号とを受信し、上記ＤＣＬＫ信号
と上記基準クロック信号とが上記モード分周器の出力端
子からの予め決められた数のパルスだけ異なるときに、
範囲外れ信号を発生するクロック差検出器と、（ｈ）上
記第１の位相検出器と上記第２の位相検出器とのいずれ
か１つの出力信号を、上記ループフィルタに通過させる
マルチプレクサと、（ｉ）範囲外れ信号を受信し、範囲
外れ信号が存在するときに上記第２の位相検出器の出力
信号を上記ループフィルタに通過させるように上記マル
チプレクサを制御する一方、上記範囲外れ信号が存在し
ないときに上記第１の位相検出器の出力信号を上記ルー
プフィルタに通過させるように上記マルチプレクサを制
御する状態マシンとを備える。従って、電圧制御型発振
器の周波数範囲を自動的にかつ簡単に調整することがで
き、しかも誤った同期をその発生時刻にかかわらず回避
することができるクロック再生回路を提供することがで
きる。
生回路によれば、（ａ）電圧制御型発振器と、上記電圧
制御発信器の出力端子に接続されたモード分周器と、上
記モード分周器の出力端子に接続された第１の位相検出
器と、上記第１の位相検出器から出力された出力信号を
受信し出力信号を上記電圧制御型発振器に出力するルー
プフィルタとを直列に接続して備えたデジタル位相同期
ループと、（ｂ）デジタル入力信号を上記第１の位相検
出器の他方の入力端子に印加する手段を備え、これによ
って、上記第１の位相検出器は上記デジタル入力信号と
上記モード分周器の出力信号との間の位相差を表わす出
力信号を供給し、（ｃ）基準クロック信号の入力端子
と、（ｄ）上記基準クロック信号を第２の位相検出器の
入力端子で受信する第２の位相検出器と、（ｅ）上記電
圧制御型発振器の出力信号を受信し、ＤＣＬＫ信号を発
生する基準分周器と、（ｆ）上記ＤＣＬＫ信号を上記第
２の位相検出器の他方の入力端子に印加する手段と、
（ｇ）上記ＤＣＬＫ信号と上記基準クロック信号と上記
モード分周器の出力信号とを受信し、上記ＤＣＬＫ信号
と上記基準クロック信号とが上記モード分周器の出力端
子からの予め決められた数のパルスだけ異なるときに、
範囲外れ信号を発生するクロック差検出器と、（ｈ）上
記第１の位相検出器と上記第２の位相検出器とのいずれ
か１つの出力信号を、上記ループフィルタに通過させる
マルチプレクサと、（ｉ）範囲外れ信号を受信し、範囲
外れ信号が存在するときに上記第２の位相検出器の出力
信号を上記ループフィルタに通過させるように上記マル
チプレクサを制御する一方、上記範囲外れ信号が存在し
ないときに上記第１の位相検出器の出力信号を上記ルー
プフィルタに通過させるように上記マルチプレクサを制
御する状態マシンとを備える。従って、電圧制御型発振
器の周波数範囲を自動的にかつ簡単に調整することがで
き、しかも誤った同期をその発生時刻にかかわらず回避
することができるクロック再生回路を提供することがで
きる。
【図１】 本発明に係る一実施形態のクロック再生装置
のブロック図である。
のブロック図である。
【図２】 図１のクロック差検出器２３の構成を示すブ
ロック図である。
ロック図である。
【図３】 図１の状態制御マシン１９によって実行され
る処理を示すフローチャートである。
る処理を示すフローチャートである。
１…電圧制御型発振器（ＶＣＯ）、 ３…モード分周器、 ５…データ回復位相検出器、 ７…ループフィルタ、 １３…プログラマブル基準分周器、 １５…基準位相／周波数検出器、 １７…ループ制御マルチプレクサ、 １９…制御状態マシン、 ２１…遷移検出器、 ２３…クロック差検出器、 ２７…基準クロックカウンタ、 ２９…分周器、 ３０Ａ，３０Ｂ，３０Ｃ，３５，３７…フリップフロッ
プ、 ３１…ノアゲート、 ３３…計数復号化ブロック、 ３９…アンドゲート。
プ、 ３１…ノアゲート、 ３３…計数復号化ブロック、 ３９…アンドゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グラハム・ベネット・スミス カナダ、ブイ５エイ・１エイ４、ブリティ ッシュ・コロンビア、バーナビー、シエ ラ・ドライブ7033番 (72)発明者 ブライアン・ドナルド・ガーソン カナダ、ブイ３イー・２アール６、ブリテ ィッシュ・コロンビア、コウキットラム、 ホワイトホーン・コート3102番
Claims (14)
- 【請求項１】 電圧制御型発振器を備えた位相同期ルー
プを用いて出力クロックパルスを発生するクロックパル
スの発生方法であって、（ａ）一連のデータパルスと一
連の基準クロックパルスとを供給するステップと、
（ｂ）上記電圧制御型発振器をその最低の動作周波数で
動作するように上記位相同期ループをリセットするステ
ップと、（ｃ）上記位相同期ループのリセットを解除し
て、上記電圧制御型発振器を上記基準クロックパルスの
周波数の倍数の周波数に同期させるステップと、（ｄ）
上記データパルスの遷移の存在を検出するステップと、
（ｅ）上記データパルスの遷移を検出したときに、上記
電圧制御型発振器を上記データパルスに同期させるステ
ップと、（ｆ）上記位相同期ループから上記出力クロッ
クパルスを出力するステップとを含むことを特徴とする
クロックパルスの発生方法。 - 【請求項２】 請求項１記載のクロックパルスの発生方
法において、（ｅ）上記電圧制御型発振器を上記データ
パルスに同期させるステップはさらに、（ｅ．１）上記
一連のデータパルスに基づいた上記電圧制御型発振器の
出力信号の約数の信号と、上記基準クロックパルスとの
間のタイミング差を検出するステップと、（ｅ．２）予
め決められた期間中で、予め決められた数のタイミング
差が検出されたときに、上記電圧制御型発振器を上記基
準クロックパルスの周波数の倍数の周波数に同期させ、
かつ、上記（ｄ）、（ｅ）、（ｅ．１）及び（ｅ．２）
のステップを繰り返すステップとを含むことを特徴とす
るクロックパルスの発生方法。 - 【請求項３】 請求項２記載のクロックパルスの発生方
法において、ステップ（ｅ．１）は、（ｉ）上記電圧制
御型発振器の出力信号の約数の信号を所定の分周比で分
周して分周された約数の信号を供給するステップと、
（ii）上記分周された約数の信号を上記基準クロック信
号と同期させるステップと、（iii）基準クロックカウ
ンタを用いて上記基準クロック信号を計数するステップ
と、（iv）上記各分周された約数の信号の生成毎に、上
記基準クロック信号の１つのクロック周期にわたって信
号パルスを供給するステップと、（ｖ）上記基準クロッ
クカウンタの計数値を別のカウンタに格納するステップ
と、（vi）上記信号パルスに応答して上記基準クロック
カウンタをクリアするステップと、（vii）上記信号パ
ルスに応答して上記別のカウンタをサンプリングするス
テップと、（viii）上記別のカウンタの状態が、予め決
められた公差内又は公差０で上記電圧制御型発振器の出
力信号の約数の信号を分周するステップ（ｉ）において
用いられる分周比と異なるときに、上記ステップ（ｅ．
２）を実行するステップとにより実行されることを特徴
とするクロックパルスの発生方法。 - 【請求項４】 請求項３記載のクロックパルスの発生方
法において、上記分周比は８１９２であって、上記予め
決められた公差内の上記別のカウンタの状態は８１９
０、８１９１又は０であることを特徴とするクロックパ
ルスの発生方法。 - 【請求項５】 請求項２記載のクロックパルスの発生方
法において、ステップ（ｅ．１）は、 上記基準クロックパルスの立ち上がりエッジと上記電圧
制御型発振器の出力信号の約数の信号の立ち上がりエッ
ジとを検出し、 上記基準クロックパルスの各立ち上がりエッジでアップ
／ダウンカウンタの計数値をインクリメントし、 上記約数の信号の各立ち上がりエッジで上記アップ／ダ
ウンカウンタの計数値をデクリメントし、 上記予め決められた期間の後に上記アップ／ダウンカウ
ンタをサンプリングし、 上記アップ／ダウンカウンタをリセットすることによっ
て実行され、 上記アップ／ダウンカウンタの状態が０、＋１又は−１
以外の場合には上記ステップ（ｅ．２）を実行すること
を特徴とするクロックパルスの発生方法。 - 【請求項６】 請求項５記載のクロックパルスの発生方
法において、上記予め決められた期間は、上記電圧制御
型発振器の出力信号の約数の信号の８１９２サイクルに
対応する時間であることを特徴とするクロックパルスの
発生方法。 - 【請求項７】 電圧制御型発振器を備えた位相同期ルー
プを用いて出力クロックパルスを発生するクロックパル
ス発生装置であって、（ａ）一連のデータパルスと一連
の基準クロックパルスとを供給する手段と、（ｂ）上記
電圧制御型発振器をその最低の動作周波数で動作させる
ように上記位相同期ループをリセットする手段と、
（ｃ）上記位相同期ループのリセットを解除して、上記
電圧制御型発振器を上記基準クロックパルスの周波数の
倍数の周波数に同期させる手段と、（ｄ）上記データパ
ルスの遷移の存在を検出する手段と、（ｅ）上記データ
パルスの遷移を検出したときに、上記電圧制御型発振器
を上記データパルスに同期させる手段と、（ｆ）上記位
相同期ループから上記出力クロックパルスを出力する手
段とを備えたことを特徴とするクロックパルス発生装
置。 - 【請求項８】 請求項７記載のクロックパルス発生装置
において、上記電圧制御型発振器を上記データパルスに
同期させる手段はさらに、（ｅ．１）上記一連のデータ
パルスに基づいた上記電圧制御型発振器の出力信号の約
数の信号と、上記基準クロックパルスとのタイミング差
を検出する手段と、（ｅ．２）予め決められた期間の中
で、予め決められた数のタイミング差が検出されたとき
に、上記電圧制御型発振器を上記基準クロックパルスの
周波数の倍数の周波数に同期させ、上記（ｄ）、
（ｅ）、（ｅ．１）及び（ｅ．２）の手段の処理を繰り
返す手段とを備えたことを特徴とするクロックパルス発
生装置。 - 【請求項９】 請求項８記載のクロックパルス発生装置
において、上記（ｅ．１）手段の処理は、（ｉ）上記電
圧制御型発振器の出力信号の約数の信号を所定の分周比
で分周して、分周された約数の信号を供給する手段と、
（ii）上記分周された約数の信号を基準クロック信号と
同期させる手段と、（iii）基準クロックカウンタを用
いて、基準クロック信号を計数する手段と、（iv）上記
分周された約数の信号の生成毎に、上記基準クロック信
号の１つのクロック周期にわたって、信号パルスを供給
する手段と、（ｖ）上記基準クロックカウンタの計数値
を別のカウンタに格納する手段と、（vi）上記信号パル
スに応答して上記基準クロックカウンタをクリアする手
段と、（vii）上記信号パルスに応答して上記別のカウ
ンタをサンプリングする手段と、（viii）上記別のカウ
ンタの状態が、予め決められた公差内又は公差０で、上
記電圧制御型発振器の出力信号の約数の信号を分周する
手段（ｉ）において用いられる分周比と異なる場合に、
上記（ｅ．２）手段の処理を実行する手段とによって実
行されることを特徴とするクロックパルス発生装置。 - 【請求項１０】 請求項９記載のクロックパルス発生装
置において、上記分周比は８１９２であって、上記予め
決められた公差内の上記別のカウンタの状態は８１９
０、８１９１又は０であることを特徴とするクロックパ
ルス発生装置。 - 【請求項１１】 請求項８記載のクロックパルス発生装
置において、上記（ｅ．１）手段は、 上記基準クロックパルスの立ち上がりエッジと上記電圧
制御型発振器の出力信号の約数の信号の立ち上がりエッ
ジとを検出する手段と、 上記基準クロックパルスの各立ち上がりエッジでアップ
／ダウンカウンタの計数値をインクリメントし、かつ上
記約数の信号の各立ち上がりエッジで上記アップ／ダウ
ンカウンタの計数値をデクリメントする手段と、 上記予め決められた期間の後に、上記アップ／ダウンカ
ウンタをサンプリングして上記アップ／ダウンカウンタ
をリセットし、上記アップ／ダウンカウンタの状態が
０、＋１又は−１以外の場合に、予め決められた数のタ
イミング差が予め決められた期間中に検出されたとき、
上記電圧制御型発振器を上記基準クロックパルスの周波
数の倍数の周波数に同期させ、かつ、上記（ｄ）、
（ｅ）、（ｅ．１）及び（ｅ．２）の手段の処理を繰り
返す手段とを備えたことを特徴とするクロックパルス発
生装置。 - 【請求項１２】 請求項１１記載のクロックパルス発生
装置において、上記予め決められた期間は、上記電圧制
御型発振器の出力信号の約数の信号の８１９２サイクル
に対応する時間であることを特徴とするクロックパルス
発生装置。 - 【請求項１３】 （ａ）電圧制御型発振器と、上記電圧
制御発信器の出力端子に接続されたモード分周器と、上
記モード分周器の出力端子に接続された第１の位相検出
器と、上記第１の位相検出器から出力された出力信号を
受信し出力信号を上記電圧制御型発振器に出力するルー
プフィルタとを直列に接続して備えたデジタル位相同期
ループと、 （ｂ）デジタル入力信号を上記第１の位相検出器の他方
の入力端子に印加する手段を備え、これによって、上記
第１の位相検出器は上記デジタル入力信号と上記モード
分周器の出力信号との間の位相差を表わす出力信号を供
給し、 （ｃ）基準クロック信号の入力端子と、 （ｄ）上記基準クロック信号を第２の位相検出器の入力
端子で受信する第２の位相検出器と、 （ｅ）上記電圧制御型発振器の出力信号を受信し、ＤＣ
ＬＫ信号を発生する基準分周器と、 （ｆ）上記ＤＣＬＫ信号を上記第２の位相検出器の他方
の入力端子に印加する手段と、 （ｇ）上記ＤＣＬＫ信号と上記基準クロック信号と上記
モード分周器の出力信号とを受信し、上記ＤＣＬＫ信号
と上記基準クロック信号とが上記モード分周器の出力端
子からの予め決められた数のパルスだけ異なるときに、
範囲外れ信号を発生するクロック差検出器と、 （ｈ）上記第１の位相検出器と上記第２の位相検出器と
のいずれか１つの出力信号を、上記ループフィルタに通
過させるマルチプレクサと、 （ｉ）範囲外れ信号を受信し、範囲外れ信号が存在する
ときに上記第２の位相検出器の出力信号を上記ループフ
ィルタに通過させるように上記マルチプレクサを制御一
方、上記範囲外れ信号が存在しないときに上記第１の位
相検出器の出力信号を上記ループフィルタに通過させる
ように上記マルチプレクサを制御する状態マシンとを備
えたことを特徴とするクロック再生回路。 - 【請求項１４】 請求項１３記載のクロック再生回路に
おいて、 上記入力信号と上記モード検出器の出力信号とを受信
し、上記入力信号の遷移密度を決定し、上記入力信号の
遷移密度がクロック再生のために十分であることを示す
指示信号を供給する遷移検出器をさらに備え、 これによって、上記範囲外れ信号を受信しないときであ
っても上記指示信号が存在しないとき、上記状態マシン
は上記第２の位相検出器の出力信号を通過させるように
上記マルチプレクサを制御する一方、上記指示信号が存
在しかつ上記範囲外れ信号が存在しないとき、上記状態
マシンは上記第１の位相検出器の出力信号を通過させる
ように上記マルチプレクサを制御することを特徴とする
クロック再生回路。
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| JP2014520436A (ja) * | 2011-06-03 | 2014-08-21 | 日本テキサス・インスツルメンツ株式会社 | 線形性が改善されたデジタル位相補間器のための装置及びシステム |
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