WO2004048000A2 - Phasenregelkreis mit pulsgenerator und verfahren zum betrieb des phasenregelkreises - Google Patents

Phasenregelkreis mit pulsgenerator und verfahren zum betrieb des phasenregelkreises Download PDF

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WO2004048000A2
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Christian MÜNKER
Markus Scholz
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Infineon Technologies Ag
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
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    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the invention relates to a phase-locked loop with a pulse generator and a method for operating the phase-locked loop.
  • phase locked loop hereinafter also referred to as tracking synchronization or phase locked loop (PLL)
  • PLL phase locked loop
  • FIG. 1 A signal generated by a reference oscillator 1 with a reference frequency Fref is fed to an I / R divider 2, which divides the reference frequency Fref by the divider value R and generates a signal with the frequency Fref divided by R at the output.
  • the signal with the frequency Fref is compared with a signal with the frequency FVCO 'by means of a phase detector 3.
  • phase detector 3 provides at its output 3.3 an output voltage which is determined by the phase shift between the signal with the frequency FVCO ', hereinafter also referred to as the lag signal, and the reference signal with the frequency Fref.
  • a charge pump 4 is connected downstream of the phase detector 3, so that a charge pump current Icp at the output 4.2 of the charge pump 4 is controlled via a control input 4.1 of the charge pump 4 based on the output voltage generated by the phase detector 3
  • Charge pump 4 can be generated.
  • the charge pump current Icp is fed to the input 5.1 of a loop filter 5.
  • the most Output 5.2 of the loop filter 5 generated voltage Vtune hereinafter also referred to as tuning voltage, is fed to the input 6.1 of a voltage-controlled oscillator 6 in order to set the output frequency FVCO of the voltage-controlled oscillator 6.
  • the voltage controlled oscillator 6 is often also referred to as a voltage controlled oscillator (VCO).
  • the output signal of the voltage-controlled oscillator 6 with the frequency FVCO is fed via a feedback branch to an I / N divider 7 which divides the frequency FVCO into a frequency FVCO 'divided by the divider value N and, as mentioned, to the input 3.2 of the phase detector 3 leads.
  • the output 6.2 of the voltage-controlled oscillator 6 can be followed by a power amplifier 8 in order to amplify the signal and lead it to an antenna 9.
  • the I / N divider 7 can also include a high-frequency divider in the form of a fixed, dual or multi-modulus high-frequency divider.
  • the basic structure of the phase locked loop shown in FIG. 1 can be used, for example, in a frequency synthesizer.
  • a low-frequency, low-noise reference oscillator is first used as the reference oscillator 1 to generate a low-noise, high-frequency carrier frequency FVCO.
  • the reference frequency Fref generated by this is divided with the 1 / R divider 2, which is referred to below as the reference divider, to a lower frequency Fref, the so-called comparison frequency.
  • the high-frequency output frequency FVCO of the voltage-controlled oscillator 6 is divided via the I / N divider to the lower frequency FVCO '.
  • the phase difference between the two frequencies Fref and FVCO ' is determined with the phase detector 3 and converted into a signal with a corresponding pulse-pause ratio.
  • a pulse width modulated signal is then present at the output 3.3 of the phase detector 3.
  • the charge pump 4 evaluates the pulse-pause ratio of the pulse-width-modulated signal and converts the pulse-width-modulated signal in connection with the loop filter 5 into the control voltage Vtune, which then controls the voltage-controlled oscillator 6.
  • the loop filter 5 can be designed as an active or passive loop filter.
  • the loop filter 5 can be implemented as an integrating or non-integrating loop filter.
  • the loop filter 5 is designed as a non-integrating loop filter, only the control difference between the two frequencies Fref and FVCO 'is regulated to zero. However, a phase deviation can remain. If the phase shift is also to be minimized, it is advantageous to design the loop filter 5 as an integrating filter.
  • phase-locked loop For the implementation of certain systems for phase regulation, it may be necessary to interrupt the phase-locked loop in order to generate one or more specific fixed tuning voltages and thus specific, fixed VCO frequencies FVCO.
  • phase detector An interruption of the phase-locked loop together with the generation of a fixed VCO frequency cannot, however, be easily accomplished. So an intervention demonstrates or behind the loop filter 5 to an additional parasitic load on the circuit. This in turn leads to an additional degeneration with regard to phase noise or to an increase in interference lines, which are also referred to as spurious. Modifying the phase detector also leads to similar problems.
  • phase noise does not increase due to a targeted control of the edge steepness or a restriction in the number of circuit blocks used.
  • the object is achieved by a phase-locked loop with a pulse generator with the features according to claim 1 and by a method for operating the phase-locked loop with the features according to claim 8.
  • the phase locked loop according to the invention with a pulse generator has a phase detector for comparing a reference signal with an oscillator signal and for generating a phase comparison signal, the phase comparison signal being able to be tapped at a detector output of the phase detector.
  • the pulse- The generator is used to generate a pulse-width-modulated pulse signal and has a generator output from which the pulse-width-modulated pulse signal can be tapped.
  • a selection unit is provided which is connected on the input side to the detector output and the generator output and is designed such that the phase comparison signal or the pulse signal can optionally be tapped at an output of the selection unit via a control signal which can be applied to a control input of the selection unit.
  • the phase detector or the pulse generator are activated via control bits.
  • a multiplexer is provided, which is connected upstream of the phase detector and has a first and a second multiplexer input to which the reference signal and the oscillator signal can be applied.
  • a charge pump which is connected downstream of the selection unit, is advantageously provided in the phase locked loop according to the invention. With the help of the charge pump, the signal generated by the selection unit is converted into a corresponding charge pump current.
  • a loop filter is provided, which is connected downstream of the charge pump. This can be used to suppress disturbing signal components in the control loop.
  • the loop filter can be used to generate an average voltage from the pulse signal generated by the pulse generator.
  • the phase detector is designed as a type 4 phase detector. Such a phase detector has the advantage that in addition to the phase deviation, it can also be used to detect a deviation in frequency.
  • the pulse generator can be designed as a multi-modulus divider.
  • a divider has the advantage that it is easy to set up and the divider ratio can be adjusted according to needs.
  • the pulse width ratio of the pulse signal is set via the control bits.
  • Figure 1 shows in the form of a block diagram the basic structure of a phase locked loop as known from the prior art.
  • FIG. 2 shows in the form of a block diagram the combination of the pulse generator, the phase detector and the selection unit, which are used in the invention.
  • FIG. 3 shows in the form of a circuit diagram a possible embodiment of the pulse generator, the phase detector and the selection unit.
  • FIG. 4 shows in the form of a time diagram a number of possible pulse-width-modulated signals that can be generated by the pulse generator.
  • FIG. 1 The description of FIG. 1 will not be discussed further below, since this was already introduced in the introduction. For the explanation of FIG. 1, reference is made to the above.
  • a pulse generator 22, a phase detector 23 and a selection unit 24 are shown, which are summarized by the block combined with the reference number 21.
  • the pulse generator 22 has a generator input 22.1 to which the reference signal Fref can be applied.
  • a pulse width modulated signal PWL generated by the pulse generator 22 can be tapped at the generator output 22.2.
  • the reference signal Fref is simultaneously fed to the first input 23.1 of the phase detector 23 in order to be compared with the oscillator signal FVCO 'present at the second input 23.2 of the phase detector 23. The result of the comparison can then be tapped at the detector output 23.3 as a phase comparison signal PVS.
  • Both the phase comparison signal PVS and the pulse-width-modulated pulse signal PWL are fed to a selection unit 24, which is shown as a controllable switch in FIG. 2 for the sake of simplicity.
  • a control signal MC which controls the selection unit 24, it is determined whether the pulse-width-modulated pulse signal PWL or the phase comparison signal PVS is to be switched to the output of the selection unit 24.
  • phase locked loop is obtained which, as required, either to adapt the oscillator frequency FVCO to the reference frequency Fref or to generate a specific fixed tuning span. Vtune and thus a certain fixed oscillator frequency FVCO is used.
  • FIG. 3 shows a possible embodiment of the block 21 shown in FIG. 2 in the form of a circuit diagram.
  • the control bits MCI and MC2 present at the inputs 60 and 61 of the selection unit 24 can be used to select whether the pulse generator 22 or the phase detector 23 is to be activated in conjunction with a multiplexer 31.
  • the pulse width ratio of the pulse width modulated signal PWL generated by the pulse generator 22 can be specified via the two control bits MCI and MC2.
  • the pulse generator 22 is designed as a multi-modulus divider.
  • This is a synchronous divider consisting of an AND gate 34, a first flip-flop 35, a NOR gate 36, a second flip-flop 37 and a third flip-flop 38.
  • the synchronous divider is a multiplexer 40 and a fourth flip-flop 41 connected downstream. Depending on the selected operating mode, the multiplexer 40 can either use the
  • the fourth flip-flop 41 is used for resynchronization with the input clock PWL_CLK. The resynchronization serves to avoid phase jumps which are caused by the change between the different possible operating modes.
  • the pulse signal PWL is switched through to the NAND gate 69. It is present there as an inverted pulse signal PWln.
  • the multi-modulus divider also has the ability to pulse width in the mode in which the value is divided by 5 to double. In FIG. 4, this corresponds to the signal curve 411 belonging to the 1: 1 mode.
  • the input clock PWL_CLK corresponds to the reference signal with the reference frequency Fref if the reference signal is switched through via the NOR gate 64, the inverter 65 and the NAND gate 66. This is the case, for example, when the two control bits MCI and MC2 each assume the logic state 1.
  • a type 4 phase detector serves as phase detector 23.
  • This is generally a phase detector in which feedback flip-flops are used.
  • the two flip-flops 50 and 51 of the phase detector 23 each divide the two input signals Fr and FV by two and pass the divided signals Fr / 2 and FV / 2 to the two inputs of an XOR gate 52.
  • the XOR gate 52 forms the actual phase detector.
  • the two flip-flops 53 and 54 which are connected downstream of the XOR gate 52 and are connected to the two input signals Fr and FV via their two clock inputs C, form the frequency detector.
  • the outputs Q of the two flip-flops 53 and 54 and thus of the frequency detector are linked to one another via the inverter 55 and the two NAND gates 56 and 57.
  • the output of the NAND gate 57 simultaneously forms the output 23.3 of the entire phase detector 23.
  • the phase detector 23 is activated via the control input of the flip-flop 53.
  • the pulse generator 22, however, is deactivated.
  • the phase comparison signal PVS present at the output 23.3 of the phase detector 23 is switched to the output 62 of the circuit as a signal UP.
  • a multiplexer 31 can be connected upstream of the two detector inputs 23.1 and 23.2. However, this is not absolutely necessary.
  • the signals Fref and FVCO 'present at the multiplexer inputs 31.1 and 31.2 of the multiplexer 31 are, depending on a control signal POL or POLn, switched to the two detector inputs 23.1 and 23.2 of the phase detector 23.
  • the control signal POLn is obtained from the control signal POL with the aid of an inverter and thus represents the inverted control signal POL.
  • the pulse generator 22 is active here and generates the pulse-width-modulated pulse signal PWL with a pulse-pause ratio of 1: 3, which then appears as a signal UP at the output 62.
  • the phase detector 23 is only active in the 0: 0 mode and the phase locked loop is closed. In all other cases, the phase detector 23 is deactivated and the two control bits MCI and MC2 both activate the pulse generator 22 and the pulse width ratio, as shown in FIG. 4 for the signal profiles 401, 410 and 411. All pulse-width-modulated signals PWL generated by the pulse generator 22 are generated by the generator 22 on the basis of the reference signal Fref.
  • the phase-locked loop is then in open-loop mode.
  • the open loop mode corresponds to the open control loop. With. In the embodiment shown in FIG.
  • the phase-locked loop with pulse generator according to the invention thus enables rapid digital switching between an open and a closed control loop, for example for a frequency synthesizer.
  • the invention also has the advantage that different, defined tuning voltages Vtune can be generated in open-loop mode. Another advantage is that the tuning voltage Vtune can be generated with the aid of the loop filter 5 without additional components. The generation of the
  • Tuning voltages Vtune occur exclusively through quantities that are also used in closed-loop operation, namely through the reference frequency Fref, through the digitally adjustable duty cycle and through the lower and upper output voltages VHi and VLo of the phase detector 23, or through the output current Icp of the charge pump 4 and the resistance of the loop filter 5.
  • phase locked loop with pulse generator consists in the fact that the generated fixed tuning voltages Vtune are very linear to each other. Despite the intervention in the phase-locked loop, the phase noise is not deteriorated in closed-loop operation.
  • phase detector 23 instead of the phase detector 23 shown in FIG. 3, another phase detector can also be used.
  • the invention is also not based on that shown in FIG.
  • Pulse generator 22 limited. Instead of the pulse generator 22 described, it is also possible to use a pulse generator which generates a pulse-pause ratio other than 1: 3, 1: 4 or 2: 3. With the help of a fractional-N control, very finely graduated duty cycles are also possible.
  • the pulse generator 22 for generating the pulse-width-modulated signal PWL can be constructed both inside and outside the phase detector 23.
  • a phase detector intrinsic solution is implemented which generates the setting of the tuning voltage Vtune “digitally” based on the reference frequency Fref.
  • the phase noise can be kept extremely low. There is no increase in phase noise compared to a phase locked loop without a pulse generator.
  • the circuit After selecting the operating mode via the control signal MC, the circuit operates either as a phase detector in closed-loop mode or as a pulse width generator in open-loop mode.
  • the phase detector In closed-loop operation, the phase detector generates output pulses with the reference frequency Fref.
  • the loop filter 5 is dimensioned so that the reference frequency Fref is filtered out sufficiently. This property of the loop filter 5 can be used to convert the pulse-width-modulated signal PWL of the pulse generator 22 in open-loop operation into an average DC voltage VAvg, the size of which is proportional to the pulse-pause ratio of the pulse-width-modulated signal PWL.
  • the level of the average DC voltage VAvg is given by:
  • VHi is the output level in the high state
  • VLo the output level in the low state
  • THi the high phase
  • TLo the low phase
  • TRef the period
  • the pulse-pause ratio which is also referred to as duty cycle (DC), is defined by:
  • the level of the average voltage VAvg is only dependent on the pulse-pause ratio DC and on the output levels VHi and VLo of the phase detector 23.
  • the output levels VHi and VLo of the phase detector 23 determine, among other things, the loop gain of the phase locked loop PLL. If necessary, the mean voltage VAvg can therefore be used to adjust the loop gain.
  • the average voltage VAvg can be varied very linearly by changing the pulse-pause ratio DC.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Der erfindungsgemässe Phasenregelkreis mit Pulsgenerator weist einen Phasendetektor (23) zum Vergleichen eines Referenzsignals (Fref') mit einem Oszillatorsignal (FVCO') und einen Detektorausgang (23.3) zum Abgreifen eines Phasenvergleichssignals (PVS) auf. Der Pulsgenerator (22) dient zur Erzeugung eines pulsweitenmodulierten Pulssignals (PWL) und weist einen Generatorausgang (22.2) auf, an welchem das pulsweitenmoduliertes Pulssignal (PWL) abgreifbar ist. Des weiteren ist eine Auswahleinheit (24) vorgesehen, die eingangsseitig mit den Detektorausgang (23.3) und dem Generatorausgang (22.2) verbunden ist und derart ausgebildet ist, dass über ein an einen Steuereingang (60, 61) der Auswahleinheit (24) anlegbares Steuersignal (MC) an einem Ausgang (62) der Auswahleinheit (24) wahlweise das Phasenvergleichssignal (PVS) oder das Pulssignal (PWL) abgreifbar ist.

Description

Beschreibung
Phasenregelkreis mit Pulsgenerator und Verfahren zum Betrieb des Phasenregelkreises
Die Erfindung betrifft einen Phasenregelkreis mit Pulsgenerator und ein Verfahren zum Betrieb des Phasenregelkreises.
Ein Phasenregelkreis, im folgenden auch als Nachlaufsynchro- nisation oder Phase Locked Loop (PLL) bezeichnet, dient dazu, eine von einem Oszillator erzeugte Frequenz so einzustellen, dass sie mit einer Referenzfrequenz, welche durch einen Referenzoszillator erzeugt wird, übereinstimmt. Die Übereinstimmung muss derart genau sein, dass die Phasenverschiebung zwi- sehen den beiden Frequenzen nicht wegläuft.
Der prinzipielle Aufbau eines Phasenregelkreises, wie er aus dem Stand der Technik bekannt ist, ist in Figur 1 gezeigt. Ein von einem Referenzoszillator 1 erzeugtes Signal mit einer Referenzfrequenz Fref wird auf einen l/R-Teiler 2 geführt, der die Referenzfrequenz Fref durch den Teilerwert R teilt und am Ausgang ein Signal mit der durch R geteilten Frequenz Fref erzeugt. Das Signal mit der Frequenz Fref wird mit einem Signal mit der Frequenz FVCO' mittels eines Phasendetek- tors 3 verglichen. Dazu werden die beiden Signale Fref und
FVCO' auf die Phasendetektoreingänge 3.1 und 3.2 des Phasendetektors 3 geführt. Der Phasendetektor 3 liefert an seinem Ausgang 3.3 eine AusgangsSpannung, die von der Phasenverschiebung zwischen dem Signal mit der Frequenz FVCO' , im Fol- genden auch als Nachlaufsignal bezeichnet, und dem Referenzsignal mit der Frequenz Fref bestimmt wird. Dem Phasendetektor 3 ist eine Ladungspumpe 4 nachgeschaltet, so dass über einen Steuereingang 4.1 der Ladungspumpe 4 anhand der vom Phasendetektor 3 erzeugten Ausgangsspannung mittels der La- dungspumpe 4 ein Ladungspumpenstrom Icp am Ausgang 4.2 der
Ladungspumpe 4 erzeugbar ist. Der Ladungspumpenstrom Icp wird auf den Eingang 5.1 eines Schleifenfilters 5 geführt. Die am Ausgang 5.2 des Schleifenfilters 5 erzeugte Spannung Vtune, im folgenden auch als Tuningspannung bezeichnet, wird auf den Eingang 6.1 eines spannungsgesteuerten Oszillators 6 geführt, um die Ausgangsfrequenz FVCO des spannungsgesteuerten Oszil- lators 6 einzustellen. Der spannungsgesteuerte Oszillator 6 wird oft auch als Voltage Controlled Oscillator (VCO) bezeichnet. Das Ausgangssignal des spannungsgesteuerten Oszillators 6 mit der Frequenz FVCO wird über einen Rückkopplungs- zweig auf einen l/N-Teiler 7 geführt, der die Frequenz FVCO in eine durch den Teilerwert N geteilte Frequenz FVCO' teilt, und wie erwähnt, auf den Eingang 3.2 des Phasendetektors 3 führt .
Wenn die Frequenz FVCO von der Referenzfrequenz Fref ab- weicht, nimmt die Phasenverschiebung proportional zur Zeit zu. Dadurch steigt die Regelabweichung in der geschlossenen Regelschleife selbst bei endlicher Regelverstärkung soweit an, bis die beiden Frequenzen Fref und FVCO' exakt übereinstimmen. Die bleibende Regelabweichung der Frequenz wird da- mit zu Null.
Für den Fall, dass der Phasenregelkreis PLL in einem Sender verwendet wird, kann dem Ausgang 6.2 des spannungsgesteuerten Oszillators 6 ein Leistungsverstärker 8 nachgeschaltet sein, um das Signal zu verstärken und auf eine Antenne 9 zu führen.
Der l/N-Teiler 7 kann je nach Anwendungsfall auch einen Hochfrequenzvorteiler in Form eines Fest-, Dual- oder Multi- Modulus-Hochfrequenzteilers umfassen.
Der in Figur 1 gezeigte prinzipielle Aufbau des Phasenregelkreises kann beispielsweise in einem Frequenzsynthesizer eingesetzt werden.
In diesem Fall wird zur Erzeugung einer möglichst rauscharmen, hochfrequenten Trägerfrequenz FVCO zunächst als Referenzoszillator 1 ein niederfrequenter, rauscharmer Referenzos- zillator benötigt . Die von diesem erzeugte Referenzfrequenz Fref wird mit dem 1/R-Teiler 2, der im folgenden als Referenzteiler bezeichnet wird, auf eine niedrigere Frequenz Fref, die sogenannte Vergleichsfrequenz, geteilt. Die hoch- frequente Ausgangsfrequenz FVCO des spannungsgesteuerten Oszillators 6 wird über den l/N-Teiler auf die niedrigere Frequenz FVCO' geteilt. Die Phasendifferenz zwischen den beiden Frequenzen Fref und FVCO' wird mit dem Phasendetektor 3 ermittelt und in ein Signal mit einem entsprechenden Puls- Pausenverhältnis umgewandelt. Am Ausgang 3.3 des Phasendetektors 3 steht dann ein pulsweitenmoduliertes Signal an. Die Ladungspumpe 4 wertet das Puls-Pausen-Verhältnis des pulswei- tenmodulierten Signals aus und wandelt das pulweitenmodulier- te Signal in Verbindung mit dem Schleifenfilter 5 in die Re- gelspannung Vtune um, die dann den spannungsgesteuerten Oszillator 6 steuert.
Das Schleifenfilter 5 kann als aktives oder passives Schleifenfilter ausgebildet sein. Zudem kann je nach den geforder- ten technischen Randbedingungen das Schleifenfilter 5 als integrierendes oder nicht integrierendes Schleifenfilter realisiert sein. Für den Fall, dass das Schleifenfilter 5 als nicht integrierendes Schleifenfilter ausgebildet ist, wird lediglich die Regeldifferenz zwischen den beiden Frequenzen Fref und FVCO' auf Null geregelt. Eine Regelabweichung der Phase kann jedoch bestehen bleiben. Falls die Phasenverschiebung ebenfalls minimiert werden soll, ist es von Vorteil, das Schleifenfilter 5 als integrierendes Filter auszubilden.
Für die Realisierung bestimmter Systeme zur Phasenregelung kann es nötig sein, die Phasenregelschleife zu unterbrechen, um eine oder mehrere bestimmte feste Tuningspannungen und somit bestimmte, feste VCO-Frequenzen FVCO zu erzeugen.
Eine Unterbrechung des Phasenregelkreises zusammen mit der Erzeugung einer festen VCO-Frequenz ist jedoch nicht ohne weiteres bewerkstelligbar. So führt ein Eingriff vor oder hinter dem Schleifenfilter 5 zu einer zusätzlichen parasitären Belastung der Schaltung. Dies wiederum führt zu einer zusätzlichen Degeneration bezüglich des Phasenrauschens bzw. zur Erhöhung von Störlinien, welche auch als Spurious be- zeichnet werden. Auch eine Modifikation des Phasendetektors führt zu ähnlichen Problemen.
Grundsätzlich ist bei jeder Modifikation des Phasenregelkreises darauf zu achten, dass das Phasenrauschen durch eine ge- zielte Kontrolle der Flankensteilheit bzw. eine Einschränkung in der Anzahl der verwendeten Schaltungsblöcke nicht zunimmt.
Zudem ist es wichtig, dass die verschiedenen festen Tuningspannungen miteinander linear korrelieren, was auch als Mat- ching bezeichnet wird. Treten bereits bei der Erzeugung der verschiedenen Tuningspannungen Nichtlinearitäten auf, würden in einer Schaltung, welche die Steilheit des spannungsgesteuerten Oszillators erfasst und bewertet zusätzliche Fehler generiert .
Eine Aufgabe der Erfindung ist es daher, einen Phasenregelkreis mit Pulsgenerator und ein Verfahren zum Betrieb des Phasenregelkreises anzugeben, bei dem bei der Erzeugung verschiedener fester Tuningspannungen das Phasenrauschen im Pha- senregelkreis nicht erhöht wird und die verschiedenen festen
Tuningspannungen linear korrelieren.
Die Aufgabe wird durch einen Phasenregelkreis mit Pulsgenerator mit den Merkmalen gemäß Patentanspruch 1 und durch ein Verfahren zum Betrieb des Phasenregelkreises mit den Merkmalen gemäß Patentanspruch 8 gelöst.
Der erfindungsgemäße Phasenregelkreis mit Pulsgenerator weist einen Phasendetektor zum Vergleich eines Referenzsignals mit einem Oszillatorsignal und zur Erzeugung eines Phasenvergleichssignals auf, wobei das Phasenvergleichssignal an einem Detektorausgang des Phasendetektors abgreifbar ist. Der Puls- generator dient zur Erzeugung eines pulsweitenmodulierten Pulssignals und weist einen Generatorausgang auf, an welchem das pulsweitenmodulierte Pulssignal abgreifbar ist. Des weiteren ist eine Auswahleinheit vorgesehen, die eingangsseitig mit den Detektorausgang und dem Generatorausgang verbunden ist und derart ausgebildet ist, dass über ein an einen Steuereingang der Aus ahleinheit anlegbares Steuersignal an einem Ausgang der Auswahleinheit wahlweise das Phasenvergleichssignal oder das Pulssignal abgreifbar ist.
Beim erfindungsgemäßen Verfahren zum Betrieb des Phasenregelkreises werden über Steuerbits der Phasendetektor oder der Pulsgenerator aktiviert.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.
Bei einer Ausführungsform der Erfindung ist ein Multiplexer vorgesehen, welcher dem Phasendetektor vorgeschaltet ist und einen ersten und einen zweiten Multiplexereingang aufweist, an welche das Referenzsignal und das Oszillatorsignal anlegbar sind.
Vorteilhafterweise ist bei dem erfindungsgemäßen Phasenregel- kreis eine Ladungspumpe vorgesehen, welche der Auswahleinheit nachgeschaltet ist. Mit Hilfe der Ladungspumpe wird das von der Auswahleinheit erzeugte Signal in einen entsprechenden Ladungspumpenstrom umgesetzt.
Entsprechend einer bevorzugten Ausführungsvariante des erfindungsgemäßen Phasenregelkreises ist ein Schleifenfilter vorgesehen, welches der Ladungspumpe nachgeschaltet ist. Damit lassen sich störende Signalanteile im Regelkreis unterdrük- ken. Im open-loop-Betrieb, das heißt bei offener Regel'schlei- fe, kann mit Hilfe des Schleifenfilters aus dem vom Pulsgenerator erzeugten Pulssignal eine mittlere Spannung generiert werden. Bei einer Weiterbildung des erfindungsgemäßen Phasenregelkreises ist der Phasendetektor als Typ-4-Phasendetektor ausgebildet. Ein derartiger Phasendetektor hat den Vorteil, dass damit neben der Phasenabweichung auch eine Abweichung in der Frequenz detektiert werden kann.
Darüber hinaus kann beim erfindungsgemäßen Phasenregelkreis der Pulsgenerator als Multi-Modulus-Teiler ausgebildet sein. Ein derartiger Teiler hat den Vorteil, dass er einfach aufbaubar ist und das Teilerverhältnis den Bedürfnissen entsprechend eingestellt werden kann.
Zur Lösung der Aufgabe wird ferner vorgeschlagenen den Puls- generator des Phasenregelkreises derart auszubilden, dass er zur Erzeugung eines Puls-Pausen-Verhältnisses von 1:3, 1:4 oder 1:3 geeignet ist.
Bei einer weiteren Ausführungsform des erfindungsgemäßen Ver- fahren zum Betrieb des Phasenregelkreises wird über die Steuerbits das Pulsweitenverhältnis des Pulssignals eingestellt.
Im folgenden wird die Erfindung anhand von vier Figuren weiter erläutert .
Figur 1 zeigt in Form eines Blockschaltbilds den prinzipiellen Aufbau eines Phasenregelkreises wie er aus zum Stand der Technik bekannt ist .
Figur 2 zeigt in Form eines Blockschaltbilds die Verknüpfung des Pulsgenerators, des Phasendetektors und der Auswahleinheit, welche in der Erfindung zum Einsatz kommen.
Figur 3 zeigt in Form eines Schaltplans eine mögliche Ausführungsform des Pulsgenerators, des Phasendetektors und der Auswahleinheit . Figur 4 zeigt in Form eines Zeitdiagramms mehrere mögliche durch den Pulsgenerator erzeugbare pulsweitenmodulierte Signale.
Auf die Beschreibung der Figur 1 wird im folgenden nicht weiter eingegangen, da dies bereits in der Beschreibungseinleitung erfolgte. Zur Erläuterung -der Figur 1 wird auf obiges verwiesen.
Im in Figur 2 gezeigten Blockschaltbild ist ein Pulsgenerator 22, ein Phasendetektor 23 und eine Auswahleinheit 24 gezeigt, welche durch den mit dem Bezugszeichen 21 zusammengefassten Block zusammengefasst sind. Der Pulsgenerator 22 weist einen Generatoreingang 22.1 auf, an dem das Referenzsignal Fref anlegbar ist. Am Generatorausgang 22.2 ist ein vom Pulsgenerator 22 erzeugtes pulsweitenmoduliertes Signal PWL abgreifbar. Das Referenzsignal Fref wird gleichzeitig auf den ersten Eingang 23.1 des Phasendetektors 23 geführt, um mit dem am zweiten Eingang 23.2 des Phasendetektors 23 anliegenden Oszillatorsignal FVCO' verglichen zu werden. Am Detektorausgang 23.3 ist dann das Ergebnis des Vergleichs als Phasenvergleichssignal PVS abgreifbar. Sowohl das Phasenvergleichssignal PVS als auch das pulsweitenmodulierte Pulssignal PWL werden auf eine Auswahleinheit 24, welche in Figur 2 der Einfachheit halber als steuerbarer Schalter dargestellt ist, geführt. Mit Hilfe eines Steuersignals MC, welches die Auswahleinheit 24 steuert, wird festgelegt, ob das pulsweitenmodulierte Pulssignal PWL oder das Phasenvergleichssignal PVS auf den Ausgang der Auswahleinheit 24 geschaltet werden soll.
Indem der Phasendetektor 3 des Phasenregelkreises PLL gemäß Figur 1 durch den Block 21 gemäß Figur 2 ersetzt wird, erhält man einen Phasenregelkreis, der je nach Bedarf entweder zur Anpassung der Oszillatorfrequenz FVCO an die Referenzfrequenz Fref oder zur Erzeugung einer bestimmten festen Tuningspan- nung Vtune und damit einer bestimmten festen Oszillatorfrequenz FVCO dient .
In Figur 3 ist in Form eines Schaltplans eine mögliche Aus- führungsfor des in Figur 2 gezeigten Blocks 21 dargestellt. Über die an den Eingängen 60 und 61 der Auswahleinheit 24 anliegenden Steuerbits MCI und MC2 kann zum einen ausgewählt werden, ob der Pulsgenerator 22 oder der Phasendetektor 23 in Verbindung mit einem Multiplexer 31 aktiviert werden soll. Zudem kann über die beiden Steuerbits MCI und MC2 das Pulsweitenverhältnis des durch den Pulsgenerator 22 erzeugten pulsweitenmodulierten Signals PWL vorgegeben werden.
Der Pulsgenerator 22 ist in Figur 3 als Multi-Modulus-Teiler ausgebildet . Dabei handelt es sich um einen Synchronteiler bestehend aus einem UND-Gatter 34, einem ersten Flip-Flop 35, einem NOR-Gatter 36, einem zweiten Flip-Flop 37 und einem dritten Flip-Flop 38. Dem Synchronteiler ist ein Multiplexer 40 und ein viertes Flip-Flop 41 nachgeschaltet. Der Multiple- xer 40 kann je nach gewähltem Betriebsmodus entweder das vom
UND-Gatter 39 stammenden Signal oder das vom dritten Flip- Flop 38 stammende Teilersignal auf den Multiplexerausgang und damit auf den Eingang D des vierten Flip-Flops 41 weitergeben. Mit Hilfe des vierten Flip-Flops 41 erfolgt eine Resyn- chronisation mit dem Eingangstakt PWL_CLK. Die Resynchronisa- tion dient zur Vermeidung von Phasensprüngen, welche durch das Wechseln zwischen den verschiedenen möglichen Betriebsmodi bedingt sind.
Wenn am NAND-Gatter 68 das Signal MOOn den logischen Zustand
1 aufweist, wird das Pulssignal PWL auf das NAND-Gatter 69 durchgeschaltet. Es liegt dort als invertiertes Pulssignal PWln an.
Der Multi-Modulus-Teiler besitzt zudem die Fähigkeit in dem Modus, in dem durch den Wert 5 geteilt wird, die Pulsbreite zu verdoppeln. In Figur 4 entspricht dies dem zum Mode 1:1 gehörenden Signalverlauf 411.
Der Eingangstakt PWL_CLK entspricht dem Referenzsignal mit der Referenzfrequenz Fref, falls über das NOR-Gatter 64, den Inverter 65 und das NAND-Gatter 66 das Referenzsignal durchgeschaltet wird. Dies ist beispielsweise dann der Fall, wenn die beiden Steuerbits MCI und MC2 jeweils den logischen Zustand 1 annehmen.
Bei dem in Figur 3 gezeigten Ausführungsbeispiel dient als Phasendetektor 23 ein Typ-4-Phasendetektor . Dabei handelt es sich allgemein um einen Phasendetektor, bei dem rückgekoppelte Flip-Flops verwendet werden. Mit einem Typ-4- Phasendetektor kann sowohl ein Phasenfehler als auch ein Frequenzfehler im Bereich von +/- 2π = 360 Grad detektiert werden. Die beiden Flip-Flops 50 und 51 des Phasendetektors 23 teilen die beiden Eingangssignale Fr und FV jeweils durch zwei und führen die geteilten Signale Fr/2 und FV/2 auf die beiden Eingänge eines XOR-Gatters 52. Das XOR-Gatter 52 bildet den eigentlichen Phasendetektor. Die beiden Flip-Flops 53 und 54, welche dem XOR-Gatter 52 nachgeschaltet sind und über ihre beiden Takteingänge C mit den beiden Eingangssignalen Fr und FV verbunden sind, bilden den Frequenzdetektor. Die Aus- gänge Q der beiden Flip-Flops 53 und 54 und damit des Frequenzdetektors sind über den Inverter 55 und die beiden NAND- Gatter 56 und 57 miteinander verknüpft. Der Ausgang des NAND- Gatters 57 bildet gleichzeitig den Ausgang 23.3 des gesamten Phasendetektors 23.
Enthalten die beiden Steuerbits MCI und MC2 jeweils den Wert 0, wird der Phasendetektor 23 über den Steuereingang des Flip-Flops 53 aktiviert. Der Pulsgenerator 22 hingegen wird deaktiviert. In diesem Fall wird das am Ausgang 23.3 des Pha- sendetektors 23 anliegende Phasenvergleichssignal PVS auf den Ausgang 62 der Schaltung als Signal UP geschaltet. Den beiden Detektoreingängen 23.1 und 23.2 kann, wie in der Ausführungsform gemäß Figur 3 gezeigt ist, ein Multiplexer 31 vorgeschaltet sein. Dies ist jedoch nicht zwingend erforderlich. Die an den Multiplexereingängen 31.1 und 31.2 des Mul- tiplexer 31 anliegenden Signale Fref und FVCO' werden, abhängig von einem Steuersignal POL bzw. POLn, auf die beiden Detektoreingänge 23.1 und 23.2 des Phasendetektors 23 geschaltet. Das Steuersignal POLn wird dabei mit Hilfe eines Inverters aus dem Steuersignal POL gewonnen und stellt damit das invertierte Steuersignal POL dar.
In Figur 4 sind vier Signalverläufe gezeigt, wobei der zu Oberst dargestellte Signalverlauf den Verlauf des Referenzsignals mit der Referenzfrequenz Fref' darstellt. Falls die beiden Steuerbits MCI und MC2 bei den Wert 0 aufweisen, liegt am Ausgang 22.2 des Pulsgenerators 22 kein Pulssignal PWL an. Am Ausgang 62 ist dann das Signal UP das Phasenvergleichssignal PVS des Phasendetektors 23 und entspricht damit der Phasendifferenz zwischen dem Referenzsignal Fref und dem Os- zillatorsignal FVCO. Ist hingegen das Steuerbit MCI = 1 und das Steuerbit MC2 = 0, ergibt sich der mit 401 gekennzeichnete Signalverlauf für das Signal UP. Hierbei ist der Pulsgenerator 22 aktiv und generiert das pulsweitenmodulierte Puls- signal PWL mit einem Puls-Pausen-Verhältnis von 1:3, das dann als Signal UP am Ausgang 62 erscheint. Wenn die Schaltung sich in Mode 1:0 befindet, das heißt, wenn das Steuerbit MCI den Wert 0 und das Steuerbit MC2 den Wert 1 aufweist, ergibt sich der mit dem Bezugszeichen 410 gekennzeichnete Signalverlauf mit einem Puls-Pausen-Verhältnis von 1:4 für das Signal UP am Ausgang 62. Befindet sich die Schaltung schließlich im Mode 1:1, das heißt das Steuerbit MCI = 1 und auch das Steuerbit MC2 = 1, wird vom Pulsgenerator 22 ein Pulssignal PWL mit einem Puls-Pausen-Verhältnis von 2:3 erzeugt, das am Ausgang 62 als Signal UP anliegt und das dem mit dem Bezugszei- chen 411 gekennzeichneten Verlauf entspricht. Die Referenzfrequenz Fref ist im Beispiel in Figur 4 zu Fref = 26 MHz gewählt . Somit ist der Phasendetektor 23 lediglich im Mode 0:0 aktiv und der Phasenregelkreises geschlossen. In allen anderen Fällen ist der Phasendetektor 23 deaktiviert und über die beiden Steuerbits MCI und MC2 wird sowohl der Pulsgenerator 22 aktiviert als auch das Pulsweitenverhältnis, wie in Figur 4 für die Signalverläufe 401, 410 und 411 gezeigt ist, vorgegeben. Sämtliche vom Pulsgenerator 22 erzeugten pulsweitenmodulier- ten Signale PWL werden von Generator 22 auf Basis des Refe- renzsignals Fref gebildet. Der Phasenregelkreis befindet sich dann im open-loop-Modus . Der open-loop-Modus entspricht der offenen Regelschleife. Mit. der in Figur 3 gezeigten Ausführungsform sind drei verschiedene Pulsweitenverhältnisse realisierbar, nämlich im Mode 0:1 1:3, im Mode 1:0 1:4 und im Mode 1:1 ein Pulsweitenverhältnis von 2:3. Am Ausgang 5.2 der Ladungspumpe 5 stehen somit drei verschiedene feste Tuningspannungen Vtune zur Verfügung, nämlich 250mV, 200mV bzw. 400mV. Damit wiederum ergeben sich am Ausgang 6.2 des spannungsgesteuerten Oszillators 6 drei verschiedene feste Oszil- latorfrequenzen FVCO.
Mit dem erfindungsgemäßen Phasenregelkreis mit Pulsgenerator wird somit ein schnelles digitales Wechseln zwischen einer offenen und einer geschlossenen Regelschleife, beispielsweise für einen Frequenzsynthesizer ermöglicht. Die Erfindung hat zudem den Vorteil, dass damit verschiedene, definierte Tuningspannungen Vtune im open-loop-Modus erzeugbar sind. Ein weiterer Vorteil besteht darin, dass die Erzeugung der Tuningspannung Vtune mit Hilfe des Schleifenfilters 5 ohne zusätzliche Bauelemente erfolgen kann. Die Erzeugung der
Tuningspannungen Vtune erfolgt ausschließlich durch Größen, die auch im closed-loop- Betrieb verwendet werden, nämlich durch die Referenzfrequenz Fref , durch das digital einstellbare Tastverhältnis und durch die untere und obere Ausgangs- Spannung VHi und VLo des Phasendetektors 23, bzw. durch den Ausgangsstrom Icp der Ladungspumpe 4 und den Widerstand des Schleifenfilters 5. Ein weiterer Vorteil des erfindungsgemä- ßen Phasenregelkreises mit Pulsgenerator besteht schließlich darin, dass die erzeugten festen Tuningspannungen Vtune sehr linear zueinander sind. Trotz des Eingriffs in den Phasenregelkreis wird das Phasenrauschen im closed-loop-Betrieb nicht verschlechtert .
Anstelle des in Figur 3 gezeigten Phasendetektors 23 kann auch ein anderer Phasendetektor verwendet werden.
Die Erfindung ist auch nicht auf den in Figur 3 gezeigten
Pulsgenerator 22 beschränkt. Anstelle des beschriebenen Pulsgenerators 22 kann auch ein Pulsgenerator verwendet werden, der ein anderes Puls-Pausen-Verhältnis als 1:3, 1:4 oder 2:3 erzeugt. Mit Hilfe einer Fractional-N-Steuerung sind auch sehr fein abgestufte Tastverhältnisse möglich.
Der Pulsgenerator 22 zur Erzeugung des pulsweitenmodulierten Signals PWL kann sowohl innerhalb als auch außerhalb des Phasendetektors 23 aufgebaut werden.
Bei der erfindungsgemäßen Lösung wird eine Phasendetektor- intrinsische Lösung realisiert, die die Einstellung der TuningSpannung Vtune "digital", basierend auf der Referenzfrequenz Fref, generiert. Durch die Verwendung der rauschärmsten Signalquelle des Systems, nämlich dem Referenzoszillator, der die Referenzfrequenz Fref erzeugt, kann das Phasenrauschen äußerst gering gehalten werden. Eine Zunahme des Phasenrauschens gegenüber einem Phasenregelkreis ohne Pulsgenerator erfolgt nicht.
Nach Auswahl des Betriebsmodus über das Steuersignal MC arbeitet die Schaltung entweder als Phasendetektor im closed- loop-Betrieb oder als Pulsweiten-Generator im open-loop- Betrieb.
Im closed-loop-Betrieb erzeugt der Phasendetektor Ausgangsimpulse mit der Referenzfrequenz Fref. Für einen stabilen Be- trieb der Phasenregelschleife PLL wird das Schleifenfilter 5 so dimensioniert, dass die Referenzfrequenz Fref ausreichend herausgefiltert wird. Diese Eigenschaft des Schleifenfilters 5 kann ausgenutzt werden, um das pulsweitenmodulierte Signal PWL des Pulsgenerators 22 im open-loop-Betrieb in eine mittlere Gleichspannung VAvg umzuwandeln, deren Größe proportional zum Puls-Pausen-Verhältnis des pulsweitenmodulierten Signals PWL ist.
Die Höhe der mittleren Gleichspannung VAvg ist gegeben durch:
THi TLo
VAvg = VHi • + VLo
T Re f T Re f
wobei VHi der Ausgangspegel im Zustand high, VLo der Ausgangspegel im Zustand low, THi die Highphase, TLo die Lowphase und TRef die Periode ist.
Für die in Figur 4 gezeigten Beispiele für pulsweitenmodulierte Signale PWL gilt: VHi = IV und VLo = 0V. Das Impuls- Pausen-Verhältnis, welches auch als duty cycle (DC) bezeichnet wird, ist definiert durch:
THi
DC
TLo
Die Höhe der mittleren Spannung VAvg ist nur abhängig vom Impuls-Pausen-Verhältnis DC sowie von den Ausgangspegeln VHi und VLo des Phasendetektors 23. Die Ausgangspegel VHi und VLo des Phasendetektors 23 bestimmen unter anderem die Schleifenverstärkung des Phasenregelkreises PLL. Im Bedarfsfall kann die mittlere Spannung VAvg daher für einen Abgleich der Schleifenverstärkung genutzt werden. Die mittlere Spannung VAvg lässt sich durch eine Änderung des Impuls-Pausen- Verhältnisses DC sehr linear variieren. Die vorhergehende Beschreibung der Ausführungsbeispiele gemäß der vorliegenden Erfindung dient nur zu illustrativen Zwecken und nicht zum Zwecke der Beschränkung der Erfindung. Im Rahmen der Erfindung sind verschiedene Änderungen und Modifikationen möglich, ohne den Umfang der Erfindung sowie ihre Äquivalente zu verlassen.
Bezugszeichenliste
1 Referenzoszillator 2 1/R-Teiler
3 Phasendetektor
3.1 erster Eingang des Phasendetektors
3.2 zweiter Eingang des Phasendetektors
3.3 Ausgang des Phasendetektors 4 Ladungspumpe
4.1 Eingang der Ladungspumpe
4.2 Ausgang der Ladungspumpe
5 Schleifenfilter
5.1 Eingang des Schleifenfilters 5.2 Ausgang des Schleifenfilters
6 spannungsgesteuerter Oszillator
6.1 VCO-Eingang
6.2 VCO-Ausgang
7 l/N-Teiler 8 Leistungsverstärker
9 Antenne
21 Pulsgenerator, Phasendetektor, Auswahleinheit
22 Pulsgenerator
22.1 Eingang des Pulsgenerators 22.2 Ausgang des Pulsgenerators
23 Phasendetektor
23.1, 23.2 Eingänge des Phasendetektors
23.3 Detektorausgang
24 Auswahleinheit 34 NAND-Gatter
35 Flip-Flop
36 ODER-Gatter
37 Flip-Flop
38 Flip-Flop 39 UND-Gatter
40 Multiplexer
41 Flip-Flop zur ReSynchronisation 50 Flip-Flop
51 Flip-Flop
52 XOR-Gatter
53 Flip-Flop 54 Flip-Flop
55 Inverter
56 NAND-Gatter
57 NAND-Gatter
60 erster Steuereingang der Auswahleinheit 61 zweiter Steuereingang der Auswahleinheit
62 Ausgang der Auswahleinheit
PWL_CLK Takt für den Pulsgenerator
PWL pulsweitenmoduliertes Pulssignal
PWLn invertiertes pulsweitenmoduliertes Pulssignal POL Steuersignal
POLn invertiertes Steuersignal
MC, MCI, MC2 Steuerbits
FVCO Frequenz des VCO
FVCO' geteilte Frequenz des VCO Fref Referenzfrequenz
Fref geteilte Referenzfrequenz
PLL Phasenregelkreis
K Korrekturwert
Vtune Tuningspannung Icp Ladungspumpenstrom

Claims

Patentansprüche
1. Phasenregelkreis mit Pulsgenerator, mit einem Phasendetektor (23) zum Vergleichen eines Referenz- Signals (Fref) mit einem Oszillatorsignal (FVCO'), welcher einen Detektorausgang (23.3) aufweist, an dem ein Phasenvergleichssignal (PVS) abgreifbar ist, wobei der Pulsgenerator (22) einen Generatorausgang (22.2) aufweist und zur Erzeugung eines pulsweitenmodulierten Puls- Signals (PWL) dient, mit einer einen Steuereingang (60, 61) und einen Ausgang (62) aufweisenden Auswahleinheit (24) , die eingangsseitig mit den Detektorausgang (23.3) und dem Generatorausgang (22.2) verbunden ist, und derart ausgebildet ist, dass über ein am Steuereingang (60, 61) anlegbares Steuersignal (MCI, MC2) am Ausgang (62) der Auswahleinheit (24) wahlweise das Phasenvergleichssignal (PVS) oder das Pulssignal (PWL) abgreifbar ist.
2. Phasenregelkreis nach Patentanspruch 1, mit einem Multiplexer (31) , welcher dem Phasendetektor (23) vorgeschaltet ist und einen ersten und einen zweiten Multi- plexereingang (31.1, 31.2) aufweist, an die das Referenzsignal (Fref) und das Oszillatorsignal (FVCO') anlegbar sind.
3. Phasenregelkreis nach Patentanspruch 1 oder 2, mit einer Ladungspumpe (4) , welche der Auswahleinheit (24) nachgeschaltet ist.
4. Phasenregelkreis nach Patentanspruch 3, mit einem Schleifenfilter (5) , welches der Ladungspumpe (4) nachgeschaltet ist.
5. Phasenregelkreis nach einem der Patentansprüche 1 bis 4, bei dem der Phasendetektor (23) derart ausgebildet ist, dass damit auch eine Frequenzabweichung zwischen dem Referenzsignal (Fref) und dem Oszillatorsignal (FVCO') detektierbar ist.
6. Phasenregelkreis nach einem der Patentansprüche 1 bis 5, bei dem der Pulsgenerator (22) ein Multi-Modulus-Teiler ist.
7. Phasenregelkreis nach einem der Patentansprüche 1 bis 6, bei dem der Pulsgenerator (22) derart ausgebildet ist, dass er zur Erzeugung eines Puls-Pausen-Verhältnisses von 1:3, 1:4 oder 2:3 geeignet ist.
8. Verfahren zum Betrieb des Phasenregelkreises nach einem der Patentansprüche 1 bis 7, bei dem über Steuerbits (MCI, MC2) der Phasendetektor (23) oder der Pulsgenerator (22) aktiviert wird.
9. Verfahren nach Patentanspruch 8 , bei dem über die Steuerbits (MCI, MC2) das Pulsweitenverhältnis des Pulssignals (PWL) eingestellt wird.
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