JPH10173521A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10173521A JPH10173521A JP8333826A JP33382696A JPH10173521A JP H10173521 A JPH10173521 A JP H10173521A JP 8333826 A JP8333826 A JP 8333826A JP 33382696 A JP33382696 A JP 33382696A JP H10173521 A JPH10173521 A JP H10173521A
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- signal
- frequency
- vco
- pwm
- pulse
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 通常のＶＣＯを使用し、外付け部品を削減す
ると共に、製造上のばらつきによりＶＣＯの発振周波数
がずれても、引き込み動作を行えるようにする。 【解決手段】 位相比較器５１，ループフィルタ５２，
ＶＣＯ５３，分周器５４より成るＰＬＬ回路において、
位相比較器とループフィルタの間にマルチプレクサ５７
を挿入すると共に、基準クロックに基づきデューティ比
の低いＰＷＭ−Ｌ信号とデューティ比の高いＰＷＭ−Ｈ
信号を発生するＰＷＭ信号発生器と、基準クロックに基
づいて分周信号周波数が所定周波数範囲内か否か判定
し、判定結果に応じた切換信号をマルチプレクサに送出
する周波数判定回路５６を設け、分周信号周波数が所定
範囲内であれば位相比較器の出力を、所定範囲より高け
ればＰＭＷ−Ｌ信号を、そして低ければＰＷＭ−Ｈ信号
をループフィルタに供給する。
ると共に、製造上のばらつきによりＶＣＯの発振周波数
がずれても、引き込み動作を行えるようにする。 【解決手段】 位相比較器５１，ループフィルタ５２，
ＶＣＯ５３，分周器５４より成るＰＬＬ回路において、
位相比較器とループフィルタの間にマルチプレクサ５７
を挿入すると共に、基準クロックに基づきデューティ比
の低いＰＷＭ−Ｌ信号とデューティ比の高いＰＷＭ−Ｈ
信号を発生するＰＷＭ信号発生器と、基準クロックに基
づいて分周信号周波数が所定周波数範囲内か否か判定
し、判定結果に応じた切換信号をマルチプレクサに送出
する周波数判定回路５６を設け、分周信号周波数が所定
範囲内であれば位相比較器の出力を、所定範囲より高け
ればＰＭＷ−Ｌ信号を、そして低ければＰＷＭ−Ｈ信号
をループフィルタに供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＶＣＯを用いたＰ
ＬＬ回路に係わり、特に、衛星からのディジタル放送用
の変調信号を復調する回路に好適なＰＬＬ回路に関す
る。
ＬＬ回路に係わり、特に、衛星からのディジタル放送用
の変調信号を復調する回路に好適なＰＬＬ回路に関す
る。
【０００２】
【従来の技術】一般に、放送衛星や通信衛星を用いたデ
ィジタル放送用受信機において、ディジタル変調された
信号を復調する復調回路は、図７に示すように構成され
ている。即ち、検波回路１において、入力されるディジ
タル変調信号を水晶発振回路２からの基準クロックに基
づいて検波し、ベースバンド信号を生成する。次に、ベ
ースバンド信号をビットタイミングクロック再生回路３
に入力し、ここでベースバンド信号に同期したビットタ
イミングクロックを再生する。そして、ベースバンド信
号をＤフリップフロップ４のデータ端子に入力し、クロ
ック端子にビットタイミングクロックを入力することに
より、このＤフリップフロップ４によりベースバンド信
号をラッチし、ラッチ後のデータ及びビットタイミング
クロックを後段のディジタル信号処理回路に送出して利
用するようにしている。
ィジタル放送用受信機において、ディジタル変調された
信号を復調する復調回路は、図７に示すように構成され
ている。即ち、検波回路１において、入力されるディジ
タル変調信号を水晶発振回路２からの基準クロックに基
づいて検波し、ベースバンド信号を生成する。次に、ベ
ースバンド信号をビットタイミングクロック再生回路３
に入力し、ここでベースバンド信号に同期したビットタ
イミングクロックを再生する。そして、ベースバンド信
号をＤフリップフロップ４のデータ端子に入力し、クロ
ック端子にビットタイミングクロックを入力することに
より、このＤフリップフロップ４によりベースバンド信
号をラッチし、ラッチ後のデータ及びビットタイミング
クロックを後段のディジタル信号処理回路に送出して利
用するようにしている。
【０００３】また、従来、ビットタイミングクロック再
生回路３としては、図示したように、位相比較器３１，
ループフィルタ３２，ＶＣＸＯ３３，分周器３４より成
るＶＣＸＯ方式のＰＬＬ回路が用いられていた。
生回路３としては、図示したように、位相比較器３１，
ループフィルタ３２，ＶＣＸＯ３３，分周器３４より成
るＶＣＸＯ方式のＰＬＬ回路が用いられていた。
【０００４】
【発明が解決しようとする課題】従来のＶＣＸＯ方式の
ＰＬＬ回路では、水晶振動子や電圧可変容量ダイオード
が外付け部品として必要になるため、集積化するのに好
ましくない。そこで、ＶＣＸＯの代わりに水晶振動子を
用いない通常のＶＣＯを用いることが考えられるが、高
い発振安定性を得るためにはＰＬＬの引き込み範囲即ち
ロックレンジを広く取れないため、製造上のプロセスの
ばらつきによりＶＣＯ自身の発振周波数がずれてしまう
と、ＰＬＬの引き込みが不可能になってしまう。
ＰＬＬ回路では、水晶振動子や電圧可変容量ダイオード
が外付け部品として必要になるため、集積化するのに好
ましくない。そこで、ＶＣＸＯの代わりに水晶振動子を
用いない通常のＶＣＯを用いることが考えられるが、高
い発振安定性を得るためにはＰＬＬの引き込み範囲即ち
ロックレンジを広く取れないため、製造上のプロセスの
ばらつきによりＶＣＯ自身の発振周波数がずれてしまう
と、ＰＬＬの引き込みが不可能になってしまう。
【０００５】また、上述の如く、位相比較器のリファレ
ンス信号にディジタル復調されたベースバンド信号を用
いた場合、位相比較器のリファレンス信号にクロック信
号を用いた場合に比べて位相比較器のゲインは小さくな
り、ＰＬＬのロックレンジは狭くなる。この場合、ＰＬ
Ｌのループフィルタの定数を変えることによりロックレ
ンジを広げることも可能であるが、この副作用としてＶ
ＣＯの発振が不安定となり、再生されたビットタイミン
グクロックのジッタが大きくなり、ビットタイミングク
ロックを用いる後段の信号処理に不具合が発生してしま
う。
ンス信号にディジタル復調されたベースバンド信号を用
いた場合、位相比較器のリファレンス信号にクロック信
号を用いた場合に比べて位相比較器のゲインは小さくな
り、ＰＬＬのロックレンジは狭くなる。この場合、ＰＬ
Ｌのループフィルタの定数を変えることによりロックレ
ンジを広げることも可能であるが、この副作用としてＶ
ＣＯの発振が不安定となり、再生されたビットタイミン
グクロックのジッタが大きくなり、ビットタイミングク
ロックを用いる後段の信号処理に不具合が発生してしま
う。
【０００６】
【課題を解決するための手段】本発明は、ＶＣＯと、該
ＶＣＯの出力を分周する分周器と、分周器からの分周信
号と入力信号の位相を比較して位相差信号を出力する位
相比較器と、前記ＶＣＯへ制御電圧を供給するループフ
ィルタと、デューティ比が異なる所定周波数の第１及び
第２のパルス信号を発生するパルス発生回路と、前記分
周信号の周波数が所定の周波数範囲内か否か判定し、判
定結果に応じて切換信号を発生する周波数判定回路と、
前記位相差信号と第１及び第２のパルス信号を入力し、
前記切換信号に応じていずれかの入力信号を選択して前
記ループフィルタに送出するマルチプレクサとを備えた
ことを特徴とする。
ＶＣＯの出力を分周する分周器と、分周器からの分周信
号と入力信号の位相を比較して位相差信号を出力する位
相比較器と、前記ＶＣＯへ制御電圧を供給するループフ
ィルタと、デューティ比が異なる所定周波数の第１及び
第２のパルス信号を発生するパルス発生回路と、前記分
周信号の周波数が所定の周波数範囲内か否か判定し、判
定結果に応じて切換信号を発生する周波数判定回路と、
前記位相差信号と第１及び第２のパルス信号を入力し、
前記切換信号に応じていずれかの入力信号を選択して前
記ループフィルタに送出するマルチプレクサとを備えた
ことを特徴とする。
【０００７】また、本発明では、前記周波数判定回路
は、前記分周信号の周波数が所定の周波数範囲より高い
とき第１の切換信号、低いとき第３の切換信号、そして
所定の周波数範囲内のとき第２の切換信号を発生し、前
記マルチプレクサは、第１、第２第３の切換信号に応じ
て、各々、ディーティ比が小さい前記第１のパルス信
号、前記位相差信号、ディーティ比が大きい前記第２の
パルス信号を選択することを特徴とする。
は、前記分周信号の周波数が所定の周波数範囲より高い
とき第１の切換信号、低いとき第３の切換信号、そして
所定の周波数範囲内のとき第２の切換信号を発生し、前
記マルチプレクサは、第１、第２第３の切換信号に応じ
て、各々、ディーティ比が小さい前記第１のパルス信
号、前記位相差信号、ディーティ比が大きい前記第２の
パルス信号を選択することを特徴とする。
【０００８】更に、本発明では、前記所定の周波数範囲
は、前記位相比較器を含むＰＬＬのロックレンジより狭
く設定されていることを特徴とする。
は、前記位相比較器を含むＰＬＬのロックレンジより狭
く設定されていることを特徴とする。
【０００９】
【発明の実施の形態】図１は、本発明の実施の形態を示
すブロック図であって、図７と同様デジタル放送受信機
の復調回路全体を示し、その中のビットタイミングクロ
ック再生回路５を本発明のＰＬＬ回路で構成している。
尚、図７と同一の構成には同一の符号を付している。
すブロック図であって、図７と同様デジタル放送受信機
の復調回路全体を示し、その中のビットタイミングクロ
ック再生回路５を本発明のＰＬＬ回路で構成している。
尚、図７と同一の構成には同一の符号を付している。
【００１０】ビットタイミングクロック再生回路５は、
まず、水晶振動子を用いない通常のＶＣＯ５３と、ＶＣ
Ｏ５３の出力を分周する分周器５４と、分周器５４から
の分周信号と検波回路１からのベースバンド信号を入力
し、両信号の位相を比較して位相差信号ＰＤを出力する
位相比較器５１と、ＶＣＯに制御電圧を供給するループ
フィルタ５２とを、ＰＬＬの基本的な構成として備えて
いる。
まず、水晶振動子を用いない通常のＶＣＯ５３と、ＶＣ
Ｏ５３の出力を分周する分周器５４と、分周器５４から
の分周信号と検波回路１からのベースバンド信号を入力
し、両信号の位相を比較して位相差信号ＰＤを出力する
位相比較器５１と、ＶＣＯに制御電圧を供給するループ
フィルタ５２とを、ＰＬＬの基本的な構成として備えて
いる。
【００１１】更に、水晶発振回路２からの基準クロック
に基づいて、所定周波数であってデューディ比の異なる
第１のＰＷＭ信号ＰＷＭ−Ｌ及び第２のＰＷＭ信号ＰＷ
Ｍ−Ｈを出力するＰＷＭ信号発生器５５と、分周器５４
からの分周信号周波数が所定の周波数範囲内か否か判定
し、判定結果に応じて切換信号を発生する周波数判定回
路５６と、位相差信号ＰＤと第１及び第２のパルス信号
ＰＷＭ−Ｌ，ＰＷＭ−Ｈを入力し、周波数判定回路５６
からの切換信号に応じていずれかの入力信号を選択して
ループフィルタ５２に送出するマルチプレクサ５７とを
備えている。
に基づいて、所定周波数であってデューディ比の異なる
第１のＰＷＭ信号ＰＷＭ−Ｌ及び第２のＰＷＭ信号ＰＷ
Ｍ−Ｈを出力するＰＷＭ信号発生器５５と、分周器５４
からの分周信号周波数が所定の周波数範囲内か否か判定
し、判定結果に応じて切換信号を発生する周波数判定回
路５６と、位相差信号ＰＤと第１及び第２のパルス信号
ＰＷＭ−Ｌ，ＰＷＭ−Ｈを入力し、周波数判定回路５６
からの切換信号に応じていずれかの入力信号を選択して
ループフィルタ５２に送出するマルチプレクサ５７とを
備えている。
【００１２】周波数判定回路５６は、分周信号を入力し
てその周波数を水晶発振回路２からの基準クロックに基
づいて検出し、検出した周波数データＦＤを出力する周
波数検出器１００と、検出した周波数データＦＤとリフ
ァレンスデータＲｅｆ１，Ｒｅｆ２を比較して比較結果
に応じて切換信号ＧＴ，ＭＤ，ＬＴのいずれかをマルチ
プレクサＭＵＸに出力する比較器１０１より成る。
てその周波数を水晶発振回路２からの基準クロックに基
づいて検出し、検出した周波数データＦＤを出力する周
波数検出器１００と、検出した周波数データＦＤとリフ
ァレンスデータＲｅｆ１，Ｒｅｆ２を比較して比較結果
に応じて切換信号ＧＴ，ＭＤ，ＬＴのいずれかをマルチ
プレクサＭＵＸに出力する比較器１０１より成る。
【００１３】ここで、ＶＣＯ５３は、ＰＬＬがロックし
ていないときは図６に示すような発振周波数特性で自走
発振しており、ＰＬＬがベースバンド信号にロックした
ときの周波数は破線で示す周波数Ｌｆとなる。そこで、
図６に示すように、ロック時の周波数Ｌｆを中心として
所定の周波数範囲ｆｒｎｇを設定し、この周波数範囲の
上限周波数及び下限周波数に対応する周波数データを、
比較器１０１に入力するリファレンスデータＲｅｆ１，
Ｒｅｆ２としている。そして、周波数範囲ｆｒｎｇはＰ
ＬＬのロックレンジより狭くなるよう設定している。
ていないときは図６に示すような発振周波数特性で自走
発振しており、ＰＬＬがベースバンド信号にロックした
ときの周波数は破線で示す周波数Ｌｆとなる。そこで、
図６に示すように、ロック時の周波数Ｌｆを中心として
所定の周波数範囲ｆｒｎｇを設定し、この周波数範囲の
上限周波数及び下限周波数に対応する周波数データを、
比較器１０１に入力するリファレンスデータＲｅｆ１，
Ｒｅｆ２としている。そして、周波数範囲ｆｒｎｇはＰ
ＬＬのロックレンジより狭くなるよう設定している。
【００１４】比較器１０１は、具体的には図３に示すよ
うに、検出した周波数データＦＤを共通に入力し、他端
に各々リファレンスデータＲｅｆ１，Ｒｅｆ２を入力す
る第１比較器２００及び第２比較器２０１と、両比較器
の出力を入力するＮＯＲゲート２０２よりなり、第１比
較器２００の出力を切換信号ＧＴ、ＮＯＲゲート２０２
の出力を切換信号ＭＤ、そして、第２比較器２０１の出
力を切換信号ＬＴとして出力する。第１比較器２００
は、その真理値表を図５ａに示すように、ＦＤ＞Ｒｅｆ
１のときＨレベルを出力し、ＦＤ≦Ｒｅｆ１のときＬレ
ベルを出力し、第２比較器２０１は、その真理値表を図
５ｂに示すように、ＦＤ＜Ｒｅｆ２のときＨレベルを出
力し、ＦＤ≧Ｒｅｆ１のときＬレベルを出力する。
うに、検出した周波数データＦＤを共通に入力し、他端
に各々リファレンスデータＲｅｆ１，Ｒｅｆ２を入力す
る第１比較器２００及び第２比較器２０１と、両比較器
の出力を入力するＮＯＲゲート２０２よりなり、第１比
較器２００の出力を切換信号ＧＴ、ＮＯＲゲート２０２
の出力を切換信号ＭＤ、そして、第２比較器２０１の出
力を切換信号ＬＴとして出力する。第１比較器２００
は、その真理値表を図５ａに示すように、ＦＤ＞Ｒｅｆ
１のときＨレベルを出力し、ＦＤ≦Ｒｅｆ１のときＬレ
ベルを出力し、第２比較器２０１は、その真理値表を図
５ｂに示すように、ＦＤ＜Ｒｅｆ２のときＨレベルを出
力し、ＦＤ≧Ｒｅｆ１のときＬレベルを出力する。
【００１５】よって、分周信号周波数が所定周波数範囲
ｆｒｎｇ内であるとき切換信号ＭＤがＨレベルとなり、
上限周波数より高いとき切換信号ＧＴがＨレベルとな
り、下限周波数より低いとき切換信号ＬＴがＨレベルと
なる。ところで、ＰＷＭ信号発生器５５からは、図２に
示すように、周波数が共に基準クロックの１／４であっ
て、デューディ比が２５％のＰＷＭ−Ｌとデューディ比
が７５％のＰＭＷ−Ｈを出力するようにしている。この
デューディ比が２５％のＰＷＭ−Ｌは、ループフィルタ
５２で平滑されることによりＶＣＯ制御電圧としてＶDD
／４を生成する信号であり、下限周波数Ｒｅｆ２に対応
するＶＣＯ制御電圧より低くなるよう設定されており、
デューディ比が７５％のＰＭＷ−Ｈは、ループフィルタ
５２で平滑されることによりＶＣＯ制御電圧として３・
ＶDD／４を生成する信号であり、上限周波数Ｒｅｆ１に
対応するＶＣＯ制御電圧より高くなるよう設定されてい
る。尚、ロック時のＶＣＯ制御電圧は、周波数Ｌｆに対
応するＶDD／２であり、ＶDD／４と３・ＶDD／４の中心
に位置する。
ｆｒｎｇ内であるとき切換信号ＭＤがＨレベルとなり、
上限周波数より高いとき切換信号ＧＴがＨレベルとな
り、下限周波数より低いとき切換信号ＬＴがＨレベルと
なる。ところで、ＰＷＭ信号発生器５５からは、図２に
示すように、周波数が共に基準クロックの１／４であっ
て、デューディ比が２５％のＰＷＭ−Ｌとデューディ比
が７５％のＰＭＷ−Ｈを出力するようにしている。この
デューディ比が２５％のＰＷＭ−Ｌは、ループフィルタ
５２で平滑されることによりＶＣＯ制御電圧としてＶDD
／４を生成する信号であり、下限周波数Ｒｅｆ２に対応
するＶＣＯ制御電圧より低くなるよう設定されており、
デューディ比が７５％のＰＭＷ−Ｈは、ループフィルタ
５２で平滑されることによりＶＣＯ制御電圧として３・
ＶDD／４を生成する信号であり、上限周波数Ｒｅｆ１に
対応するＶＣＯ制御電圧より高くなるよう設定されてい
る。尚、ロック時のＶＣＯ制御電圧は、周波数Ｌｆに対
応するＶDD／２であり、ＶDD／４と３・ＶDD／４の中心
に位置する。
【００１６】また、マルチプレクサ５７は、図４にその
詳細回路を示すように、切換信号ＧＴがＨレベルになる
と信号ＰＷＭ−Ｌを選択し、切換信号ＭＤがＨレベルに
なると位相差信号ＰＤを選択し、切換信号ＬＴがＨレベ
ルになると信号ＰＷＭ−Ｈを選択する。従って、分周信
号周波数が所定周波数範囲ｆｒｎｇの上限周波数Ｒｅｆ
１より高いときには、マルチプレクサ５７を介してルー
プフィルタ５２にデューディ比が２５％の信号ＰＷＭ−
Ｌが供給され、この信号によってＶＣＯの制御電圧がＶ
DD／４に近づく方向に動作するので、ＶＣＯの発振周波
数は図６矢印Ａに示すように低下する。これに伴って、
分周信号の周波数も低下し、上限周波数Ｒｅｆ１より小
さくなると、周波数判定回路５６は切換信号ＭＤをＨレ
ベルにする。切換信号ＭＤがＨレベルになると、マルチ
プレクサ５７では位相差信号ＰＤが選択され、これがル
ープフィルタ５２に供給され、通常のＰＬＬ動作を行
う。ここで、所定の周波数範囲ｆｒｎｇは、ＰＬＬのロ
ックレンジより狭く設定されているので、確実に引き込
み動作が行われ、ＶＣＯ周波数が周波数Ｌｆになるよう
ＰＬＬはロックする。
詳細回路を示すように、切換信号ＧＴがＨレベルになる
と信号ＰＷＭ−Ｌを選択し、切換信号ＭＤがＨレベルに
なると位相差信号ＰＤを選択し、切換信号ＬＴがＨレベ
ルになると信号ＰＷＭ−Ｈを選択する。従って、分周信
号周波数が所定周波数範囲ｆｒｎｇの上限周波数Ｒｅｆ
１より高いときには、マルチプレクサ５７を介してルー
プフィルタ５２にデューディ比が２５％の信号ＰＷＭ−
Ｌが供給され、この信号によってＶＣＯの制御電圧がＶ
DD／４に近づく方向に動作するので、ＶＣＯの発振周波
数は図６矢印Ａに示すように低下する。これに伴って、
分周信号の周波数も低下し、上限周波数Ｒｅｆ１より小
さくなると、周波数判定回路５６は切換信号ＭＤをＨレ
ベルにする。切換信号ＭＤがＨレベルになると、マルチ
プレクサ５７では位相差信号ＰＤが選択され、これがル
ープフィルタ５２に供給され、通常のＰＬＬ動作を行
う。ここで、所定の周波数範囲ｆｒｎｇは、ＰＬＬのロ
ックレンジより狭く設定されているので、確実に引き込
み動作が行われ、ＶＣＯ周波数が周波数Ｌｆになるよう
ＰＬＬはロックする。
【００１７】一方、分周信号周波数が所定周波数範囲ｆ
ｒｎｇの下限周波数Ｒｅｆ２より低いときには、マルチ
プレクサ５７を介してループフィルタ５２にデューディ
比が７５％の信号ＰＷＭ−Ｈが供給され、この信号によ
ってＶＣＯの制御電圧が３・ＶDD／４に近づく方向に動
作するので、ＶＣＯの発振周波数は図６矢印Ｂに示すよ
うに上昇する。これに伴って、分周信号の周波数も上昇
し、下限周波数Ｒｅｆ２より大きくなると、周波数判定
回路５６は切換信号ＭＤをＨレベルにする。切換信号Ｍ
ＤがＨレベルになると、上述と同様に、マルチプレクサ
５７では位相差信号ＰＤが選択され、これがループフィ
ルタ５２に供給され、通常のＰＬＬ動作を行う。よっ
て、確実に引き込み動作が行われ、ＶＣＯ周波数が周波
数ＬｆになるようＰＬＬはロックする。
ｒｎｇの下限周波数Ｒｅｆ２より低いときには、マルチ
プレクサ５７を介してループフィルタ５２にデューディ
比が７５％の信号ＰＷＭ−Ｈが供給され、この信号によ
ってＶＣＯの制御電圧が３・ＶDD／４に近づく方向に動
作するので、ＶＣＯの発振周波数は図６矢印Ｂに示すよ
うに上昇する。これに伴って、分周信号の周波数も上昇
し、下限周波数Ｒｅｆ２より大きくなると、周波数判定
回路５６は切換信号ＭＤをＨレベルにする。切換信号Ｍ
ＤがＨレベルになると、上述と同様に、マルチプレクサ
５７では位相差信号ＰＤが選択され、これがループフィ
ルタ５２に供給され、通常のＰＬＬ動作を行う。よっ
て、確実に引き込み動作が行われ、ＶＣＯ周波数が周波
数ＬｆになるようＰＬＬはロックする。
【００１８】このように、分周信号周波数が所定の範囲
外にあるときでも、確実に引き込み動作を実行すること
ができるようになる。尚、上述したＰＷＭ信号のデュー
ディ比は一例であって、ＰＷＭ信号によりＶＣＯ発振周
波数をロックレンジに近づく方向へ負帰還をかけられる
比を選べばよい。また、リファレンスデータは任意に設
定できるようにすることにより、ベースバンドのマルチ
・ビットレートにも対応可能となる。
外にあるときでも、確実に引き込み動作を実行すること
ができるようになる。尚、上述したＰＷＭ信号のデュー
ディ比は一例であって、ＰＷＭ信号によりＶＣＯ発振周
波数をロックレンジに近づく方向へ負帰還をかけられる
比を選べばよい。また、リファレンスデータは任意に設
定できるようにすることにより、ベースバンドのマルチ
・ビットレートにも対応可能となる。
【００１９】
【発明の効果】本発明によれば、通常のＶＣＯを使用で
きるようになるので、集積化に際し、従来のＶＣＸＯ方
式で必要であった水晶振動子等の外付け部品が不要とな
る。また、製造上のばらつきによりＶＣＯの発振周波数
がずれても、引き込み動作を行うことが可能となり、Ｐ
ＬＬを所望の周波数に確実にロックさせることができる
ようになる。
きるようになるので、集積化に際し、従来のＶＣＸＯ方
式で必要であった水晶振動子等の外付け部品が不要とな
る。また、製造上のばらつきによりＶＣＯの発振周波数
がずれても、引き込み動作を行うことが可能となり、Ｐ
ＬＬを所望の周波数に確実にロックさせることができる
ようになる。
【図１】本発明の実施形態を示すブロック図である。
【図２】実施形態におけるＰＷＭ信号波形を示すタイミ
ングチャートである。
ングチャートである。
【図３】実施形態における比較器の具体構成を示すブロ
ック図である。
ック図である。
【図４】実施形態におけるマルチプレクサの具体構成を
示す回路図である。
示す回路図である。
【図５】実施形態における比較器の動作を説明するため
の説明図である。
の説明図である。
【図６】実施形態におけるＶＣＯの周波数特性を示す特
性図である。
性図である。
【図７】従来例を示すブロック図である。
２ 水晶発振回路 ３、４ ビットタイミングクロック再生回路 ３１、５１ 位相比較器 ３２、５２ ループフィルタ ３３、５３ ＶＣＯ ３４、５４ 分周器 ５５ ＰＷＭ信号発生器 ５６ 周波数判定回路 １００ 周波数検出器 １０１ 比較器
Claims (4)
- 【請求項１】 ＶＣＯと、該ＶＣＯの出力を分周する分
周器と、分周器からの分周信号と入力信号の位相を比較
して位相差信号を出力する位相比較器と、前記ＶＣＯへ
制御電圧を供給するループフィルタと、デューティ比が
異なる所定周波数の第１及び第２のパルス信号を発生す
るパルス発生回路と、前記分周信号の周波数が所定の周
波数範囲内か否か判定し、判定結果に応じて切換信号を
発生する周波数判定回路と、前記位相差信号と第１及び
第２のパルス信号を入力し、前記切換信号に応じていず
れかの入力信号を選択して前記ループフィルタに送出す
るマルチプレクサとを備えたことを特徴とするＰＬＬ回
路。 【０００２】 - 【請求項２】 前記周波数判定回路は、前記分周信号の
周波数が所定の周波数範囲より高いとき第１の切換信
号、低いとき第３の切換信号、そして所定の周波数範囲
内のとき第２の切換信号を発生し、前記マルチプレクサ
は、第１、第２第３の切換信号に応じて、各々、ディー
ティ比が小さい前記第１のパルス信号、前記位相差信
号、ディーティ比が大きい前記第２のパルス信号を選択
することを特徴とする請求項１記載のＰＬＬ回路。 【０００３】 - 【請求項３】 前記所定の周波数範囲は、前記位相比較
器を含むＰＬＬのロックレンジより狭く設定されている
ことを特徴とする請求項１又は２記載のＰＬＬ回路。 【０００４】 - 【請求項４】 前記パルス発生回路は、基準クロックか
ら前記第１及び第２のパルス信号を生成するＰＷＭ信号
発生回路であることを特徴とする請求項１又は２記載の
ＰＬＬ回路。 【０００５】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333826A JPH10173521A (ja) | 1996-12-13 | 1996-12-13 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333826A JPH10173521A (ja) | 1996-12-13 | 1996-12-13 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173521A true JPH10173521A (ja) | 1998-06-26 |
Family
ID=18270382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8333826A Pending JPH10173521A (ja) | 1996-12-13 | 1996-12-13 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173521A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199672B2 (en) | 2002-11-26 | 2007-04-03 | Infineon Technologies Ag | Phase-locked loop with a pulse generator, and method for operating the phase-locked loop |
| WO2007086502A1 (ja) | 2006-01-26 | 2007-08-02 | Nihon Dempa Kogyo Co., Ltd. | Ｖｃｏ駆動回路及び周波数シンセサイザ |
-
1996
- 1996-12-13 JP JP8333826A patent/JPH10173521A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199672B2 (en) | 2002-11-26 | 2007-04-03 | Infineon Technologies Ag | Phase-locked loop with a pulse generator, and method for operating the phase-locked loop |
| DE10393732B4 (de) * | 2002-11-26 | 2011-02-24 | Infineon Technologies Ag | Phasenregelkreis mit Pulsgenerator und Verfahren zum Betrieb des Phasenregelkreises |
| WO2007086502A1 (ja) | 2006-01-26 | 2007-08-02 | Nihon Dempa Kogyo Co., Ltd. | Ｖｃｏ駆動回路及び周波数シンセサイザ |
| US7821344B2 (en) | 2006-01-26 | 2010-10-26 | Nihon Dempa Kogyo Co., Ltd | VCO driving circuit and frequency synthesizer |
| US7893774B2 (en) | 2006-01-26 | 2011-02-22 | Nihon Dempa Kogyo Co., Ltd | VCO driving circuit and frequency synthesizer |
| KR101025184B1 (ko) | 2006-01-26 | 2011-03-31 | 니혼 뎀파 고교 가부시키가이샤 | Ｖｃｏ 구동 회로 및 주파수 합성기 |
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