DE19753473C2 - Frequenzmultiplizierer - Google Patents

Frequenzmultiplizierer

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    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Description

Die vorliegende Erfindung betrifft einen Frequenzmultiplizierer mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.
Ein solcher Frequenzmultiplizierer ist aus der US-A-5 436 938 bekannt. Der dort vorgeschlagene Frequenzmultiplizierer zeigt einen Phasendetektor zum Erfassen einer Phasendifferenz. Dem Phasendetektor ist ein Schleifenfilter nachgeschaltet, dessen Ausgangssignal u. a. eine spannungsgesteuerte Verzögerungsein­ heit ansteuert, welche aus zwei hintereinandergeschalteten Ver­ zögerungsstufen besteht. Das Ausgangssignal der ersten Verzöge­ rungsstufe wird in einem ersten ODER-Gatter mit dem Eingangssig­ nal verknüpft, während das Ausgangssignal des genannten ersten ODER-Gatters mit dem Ausgangssignal der zweiten Verzögerungsstu­ fe in einem zweiten ODER-Gatter verknüpft wird. Das zweite ODER- Gatter gibt dann ein frequenzvervielfachtes Signal aus mit einem Tastverhältnis von 50%.
Aus der EP 0 441 684 B1 ist eine Phasenregelschaltung mit einem Phasenkomparator und einer Verzögerungsschaltung bekannt. Ein Eingangssignal wird von dem Phasenkomparator und der Verzöge­ rungsschaltung empfangen, wobei die Verzögerungsschaltung ein Gegenkopplungssignal, das dem Phasenkomparator zugeführt wird, und Ausgangssignale erzeugt, deren Phasenverzögerung bezüglich des Eingangssignals variabel ist. Insbesondere erzeugt diese Phasenregelschaltung Ausgangssignale, deren Verzögerung durch das Ausgangssignal des Phasenkomparators gesteuert werden.
Der Erfindung liegt die Aufgabe zugrunde, diesen bekannten Fre­ quenzmultiplizierer, bei dem eine verzögerungsverriegelte Schleife (DLL) verwendet wird, dahingehend weiterzuentwickeln, dass bei vereinfachtem Aufbau eine gesteigerte Betriebssicher­ heit erreicht ist.
Ein diese Aufgabe erfindungsgemäß lösender Frequenzmultiplizie­ rer ist im Patentanspruch 1 gekennzeichnet.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängi­ gen Ansprüchen beschrieben.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher er­ läutert. Es zeigen:
Fig. 1 ein Blockdiagramm, das einen Frequenzmultipli­ zierer veranschaulicht, der eine DLL gemäß der vorliegenden Erfindung verwendet,
Fig. 2 ein Detailschaltungsdiagramm, das eine diffe­ rentielle Verzögerungszelle in der Schaltung von Fig. 1 veranschaulicht, und
Fig. 3A und 3B Wellenformdiagramme von Ausgangssignalen von SR-Flipflops und
Fig. 3C ein Wellenformdiagramm eines Ausgangssignales von einem ODER-Gatter in der Schaltung von Fig. 1.
Fig. 1 veranschaulicht einen erfindungsgemäßen Frequenzmulti­ plizierer, der eine DLL verwendet.
Wie darin gezeigt ist, umfaßt der erfindungsgemäße Frequenzmul­ tiplizierer einen Phasendetektor 30 zum Erfassen einer Phasen­ differenz zwischen einem Eingangssignal und einem Rückkopplungs­ signal, ein Schleifenfilter 31 zum Ausgeben eines Steuersignales gemäß der durch den Phasendetektor 30 erfaßten Phasendifferenz, eine spannungsgesteuerte Verzögerungseinheit 32 zum Verändern des Verzögerungsverhältnisses des Eingangssignales und zum Rück­ koppeln des Signales zum Phasendetektor 30 gemäß dem Steuersig­ nal von dem Schleifenfilter 31, ein SR-Flipflop 33 zum Empfangen eines Paares von ersten Ausgangssignalen von der spannungsge­ steuerten Verzögerungseinheit 32 und zum Ausgeben eines Signales mit einem Tastverhältnis von 25%, ein SR-Flipflop 34 zum Emp­ fangen eines Paares von zweiten Ausgangssignalen von der span­ nungsgesteuerten Verzögerungseinheit 32 und zum Ausgeben eines Tastverhältnissignales von 25% und ein ODER-Gatter 35 zum ODER- Verknüpfen des Ausgangssignales von den SR-Flipflops 33 und 34 und zum Ausgeben eines Tastverhältnissignales von 50%.
Wie in Fig. 1 gezeigt ist, umfaßt die spannungsgesteuerte Ver­ zögerungseinheit 32 zwei differentielle Verzögerungsstufen DDC1 und DDC2. Wie in Fig. 2 dargestellt ist, sind in jeder der dif­ ferentiellen Verzögerungsstufen DDC1 und DDC2 zwei NMOS- Transistoren 1 und 2 parallel mit einer Stromquelle verbunden, die an Masse angeschlossen ist, und PMOS-Transistoren 3 und 4, die durch das Steuersignal von dem Schleifenfilter 31 geschaltet sind, liegen parallel zwischen der Versorgungsspannung Vcc und in Reihe jeweils zu den NMOS-Transistoren 1 und 2. Hier kann das Schleifenfilter 31 durch einen Kondensator ersetzt werden.
Der Betrieb des erfindungsgemäßen Frequenzmultiplizierers wird nunmehr anhand der begleitenden Zeichnungen beschrieben.
Wenn zunächst ein Signal mit einer Frequenz f1 eingegeben wird, so erfaßt der Phasendetektor 30 eine Phasendifferenz zwischen dem Eingangssignal und dem Rückkopplungssignal, und das Schlei­ fenfilter 31 gibt ein Steuersignal an die spannungsgesteuerte Verzögerungseinheit 32 entsprechend der erfaßten Phasendifferenz aus.
Die differentiellen Verzögerungsstufen DDC1 und DDC2 der span­ nungsgesteuerten Verzögerungsleitung 32 sind durch das Steuersi­ gnal von dem Schleifenfilter 21 gesteuert, um so darin einen Grundverzögerungspegel einzustellen, wodurch die Frequenz des Signales von der spannungsgesteuerten Verzögerungseinheit 32 ge­ steuert wird.
Zusätzlich wird das Ausgangssignal von der spannungsgesteuerten Verzögerungseinheit 32 in den Phasendetektor 30 als das Rück­ kopplungssignal eingegeben. Die obigen Prozesse werden wieder­ holt, bis die gesamte Kreis synchronisiert ist.
Wenn hier das Eingangssignal und das rückgekoppelte Signal, ins­ besondere das Eingangssignal der differentiellen Verzögerungs­ stufe DDC1 und das Ausgangssignal von der spannungsgesteuerten Verzögerungseinheit 32 in der Phase synchronisiert sind, liefert die spannungsgesteuerte Verzögerungseinheit 32 ein Signal, das durch Viertelteilen der Eingangssignalperiode erzeugt ist.
Insbesondere gibt die differentielle Verzögerungsstufe DDC1 Sig­ nale an das SR-Flipflop 33 aus, die um 1/4 und 1/2 der Eingangs­ signalperiode verzögert sind, während die differentielle Verzö­ gerungsstufe DDC2 liefert Signale an das SR-Flipflop 34 ausgibt, die um 3/4 und 4/4 der Eingangssignalperiode verzögert sind.
Das SR-Flipflop 33 empfängt die Ausgangssignale von der diffe­ rentiellen Verzögerungsstufe DDC1 der spannungsgesteuerten Ver­ zögerungseinheit 32 und liefert ein Signal mit einem Tastver­ hältnis von 25%, wie dies in Fig. 3A gezeigt ist. Das SR- Flipflop 34 empfängt die Ausgangssignale von der differentiellen Verzögerungsstufe DDC2 der spannungsgesteuerten Verzögerungsein­ heit 32 und gibt ein Signal mit einem Tastverhältnis von 25% aus, wie dies in Fig. 3B gezeigt ist.
Das ODER-Gatter 35 unterwirft die Ausgangssignale von den SR- Flipflops 33 und 34 einer ODER-Verknüpfung, wobei jedes dieser Signale ein Tastverhältnis von 25% hat, und erzeugt ein in der Frequenz verdoppeltes Signal 2f1 mit einem Tastverhältnis von 50%.
Wie oben beschrieben ist, ist der erfindungsgemäße Frequenzmul­ tiplizierer geeignet, den Aufbau der Schaltung zu vereinfachen, indem die DLL-Struktur anstelle der PLL-Struktur verwendet wird, und die Belastung des Schleifenfilters im Zusammenwirken mit der strukturellen Stabilität der DLL-Schaltung im Vergleich zu der zahlreiche Pole aufweisenden PLL zu verringern. Insbesondere ist es möglich, die Layout-Fläche zu reduzieren, indem ein Konden­ sator anstelle des Schleifenfilters verwendet wird.
Da ein spannungsgesteuerter Oszillator bzw. VCO nicht verwendet wird, wird bei der vorliegenden Erfindung zusätzlich der Schal­ tungsaufbau einfach, und Rauschen ist merklich verringert. Es ist möglich, das Tastverhältnisproblem des DLL-Frequenzmultiplizierers zu vermeiden, indem der spannunggesteuerte Oszillator VCO verwendet wird.
Weiterhin ist die Anzahl der erforderlichen Verzögerungsstufen reduziert, indem differentiell Verzögerungsstufen gebildet wer­ den, und es ist möglich, durch die differentielle Schaltung ein Versorgungsquellenrauschen auszuschließen.

Claims (4)

1. Frequenzmultiplizierer, mit:
einem Phasendetektor (30) zum Erfassen einer Phasendifferenz zwischen einem Eingangssignal (f1) und einem Rückkopplungssig­ nal,
einem Schleifenfilter (31) zum Ausgeben eines Steuersignals basierend auf der durch den Phasendetektor (30) erfassten Pha­ sendifferenz,
einer spannungsgesteuerten Verzögerungseinheit (32) zum Verän­ dern eines Verzögerungsverhältnisses des Eingangssignals und zum Ausgeben eines Signals gemäß dem Steuersignal des Schleifenfil­ ters (31),
gekennzeichnet durch
ein erstes SR-Flip-Flop (33) zum Empfangen erster Signale der Verzögerungseinheit (32), deren Perioden um 1/4 und 2/4 der Pe­ riode des Eingangssignals (f1) verzögert sind, und zum Ausgeben eines ersten Tastverhältnissignals,
ein zweites SR-Flip-Flop (34) zum Empfangen zweiter Signale der Verzögerungseinheit (32), deren Perioden um 3/4 und 4/4 der Periode des Eingangssignals (f1) verzögert sind, und zum Ausge­ ben eines zweiten Tastverhältnissignals, und
ein ODER-Gatter (35) zum ODER-Verknüpfen der ersten und zwei­ ten Tastverhältnissignale des ersten und zweiten SR-Flip-Flops (33, 34) und zum Ausgeben eines Signals (2f1) mit einem Tastverhältnis von 50% und einer Frequenz, die im Verhält­ nis zu der Frequenz des Eingangssignals (f1) verdoppelt ist.
2. Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, dass die spannungsgesteuerte Verzöge­ rungseinheit (32) zwei differentielle Verzögerungsstufen (DDC1, DDC2) aufweist.
3. Multiplizierer nach Anspruch 2, dadurch gekennzeichnet, dass jede der differentiellen Verzöge­ rungsstufen (DDC1, DDC2) aufweist:
zwei NMOS-Transistoren (1, 2), die parallel zu einer Stromquelle (VSS) geschaltet sind, und
zwei parallele PMOS-Transistoren (3, 4), die gemäß dem Steuersignal von dem Schleifenfilter (31) geschaltet sind und jeweils in Reihe zwischen einer Versorgungsspannung (VCC) und den NMOS-Transistoren (1, 2) angeschlossen sind.
4. Multiplizierer nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, dass die Eingangs- und Ausgangsstufen der Verzögerungsstufen (DDC1, DDC2) symmetrisch aufgebaut sind.
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