DE19524360C1

DE19524360C1 - Phasenkomparator

Info

Publication number: DE19524360C1
Application number: DE19524360A
Authority: DE
Inventors: Atsuhiko Ishibashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-14
Filing date: 1995-07-04
Publication date: 1996-06-27
Anticipated expiration: 2015-07-05
Also published as: JPH08116253A; KR100254824B1; JP3424990B2; TW251397B; US5783950A; KR960016152A

Description

Die vorliegende Erfindung bezieht sich auf einen Phasenkompa rator.

Genauer bezieht sich die vorliegende Erfindung auf einen Phasen komparator zum Vergleichen eines ersten Taktsignales und eines zweiten Taktsignales, der ein erstes Steuersignal als Reaktion auf ein Voreilen der Phase des ersten Taktsignals ausgibt, und der ein zweites Steuersignal entsprechend dem Voreilen der Phase des zweiten Taktsignals ausgibt.

Es wird zuerst eine Beschreibung einer Phasenregelkreis-Schal tung (im folgenden durch die Abkürzung PLL-Schaltung bezeich net), in der ein Phasenkomparator verwendet wird, gegeben. Fig. 5 ist eine Blockdarstellung einer Schaltung, die eine Struktur einer PLL-Schaltung 30 zeigt, die in der Japanischen Patent offenlegungsschrift Nr. 3-30517 beschrieben ist. Wie in Fig. 5 gezeigt ist, weist diese PLL-Schaltung 30 einen Phasenkompara tor 31, eine Ladungspumpenschaltung 32, einen Regelkreisfilter 33, einen spannungsgesteuerten Oszillator (im folgenden als VCO-Schaltung bezeichnet) 34 und einen Takttreiber 35 auf.

Der Phasenkomparator 31 vergleicht die Phasen des Abfalls eines externen Taktsignals REF, welches die Referenz der Phasenrege lung ist, und des Abfalls eines internen Taktsignals OSC, das von dem Takttreiber 35 angelegt wird, gibt ein Signal UP, wenn die Phase des externen Taktsignales REF dem internen Taktsignal OSC voreilt, und ein Signal DOWN, wenn das interne Taktsignal OSC dem externen Taktsignal REF voreilt, aus. Dabei wird, falls die Differenz zwischen den verglichenen Frequenzen oder Phasen groß ist, die Pulsbreite des Signals UP und des Signals DOWN ebenfalls groß.

Die Ladungspumpenschaltung 32 empfängt das Signal UP oder das Signal DOWN und liefert positive oder negative Ladungen an den Regelkreis 33 in einer Menge, die der Pulsbreite des jeweiligen Signals entspricht (d. h. sie lädt oder entlädt den Filter ent sprechend des Signals und dessen Pulsbreite). Der Regelkreis filter 33 weist einen Widerstand 33a und einen Kondensator 33b auf, integriert die Menge der positiven oder negativen Ladungen, die von der Ladungspumpenschaltung 32 ausgegeben werden, und gibt eine Steuerspannung Vc mit einem Wert, der dem Integra tionswert entspricht, aus. Der Widerstandswert des Widerstandes 33a und die Kapazität des Kondensators 33b sind so eingestellt bzw. gewählt, daß die Steuerspannung Vc sich nach und nach und nicht schnell bzw. abrupt ändert.

Die VCO-Schaltung 34 schwingt mit einer Frequenz, die der Steuerspannung Vc, die von dem Regelkreisfilter 33 empfangen wird, entspricht. Die Frequenz wird erhöht, wenn die Steuer spannung Vc erhöht wird, und sie wird erniedrigt, wenn die Steuerspannung Vc reduziert wird. Der Takttreiber 35 verstärkt das Schwingungssignal, das von der VCO-Schaltung 34 ausgegeben wird, und liefert das verstärkte Signal intern an die inte grierte Schaltung. Daher wäre bzw. ist die Ausgabe des Takttrei bers 35 das interne Taktsignal OSC.

Der Betrieb dieser PLL-Schaltung 30 wird nun beschrieben. Wenn die Phase des internen Taktsignals OSC hinter dem externen Taktsignal REF nacheilt, gibt der Phasenkompatrator 31 das Signal UP mit einer Pulsbreite, die der Phasendifferenz zwischen dem externen Taktsignal REF und dem internen Taktsignal OSC entspricht, aus. Dementsprechend liefert die Ladungspumpen schaltung 32 positive Ladung an den Regelkreisfilter 33, um so die Steuerspannung Vc und derart die Schwingungsfrequenz der VCO-Schaltung 34 zu erhöhen. Dementsprechend wird die Frequenz des internen Taktsignals OSC erhöht, während die Phasendiffe renz zwischen dem externen Taktsignal REF und dem internen Taktsignal OSC reduziert wird.

Andererseits gibt, wenn die Phase des internen Taktsignals OSC dem externen Taktsignal REF voreilt, der Phasenkomparator 31 das Signal DOWN mit einer Pulsbreite, die der Phasendifferenz zwischen dem internen Taktsignal OSC und dem externen Taktsig nal REF entspricht, aus. Dementsprechend liefert die Ladungs pumpenschaltung 32 negative Ladung an den Regelkreisfilter 33 und derart wird die Steuerspannung Vc erniedrigt, um so die Schwingungsfrequenz der VCO-Schaltung 34 zu reduzieren. Dem entsprechend wird die Frequenz des internen Taktsignals OSC erniedrigt und die Phasendifferenz zwischen dem internen Takt signal OSC und dem externen Taktsignal REF wird reduziert.

Der obige Verfahrensablauf wird wiederholt, bis die Frequenzen und Phasen des internen Taktsignals OSC und des externen Takt signals REF letztendlich miteinander übereinstimmen. Unter dieser Bedingung ist der Betrag von Ladungen, die dem Regel kreisfilter 33 durch die Ladungspumpenschaltung 32 zugeführt werden, extrem niedrig. Zusätzlich wird, wenn dieser Betrag von Ladungen in dem Regelkreisfilter 33 integriert wird, die Kon trollspannung Vc, welche die Ausgabe des Regelkreisfilters 33 ist, kaum geändert. Dementsprechend fahren die VCO-Schaltung 34 und der Takttreiber 35 fort, das interne Taktsignal OSC mit einer Frequenz und einer Phase, die mit denjenigen des externen Taktsignals REF übereinstimmen, auszugeben, wodurch ein synchro nisierter Zustand beibehalten wird.

Der in Fig. 5 gezeigte Phasenkomparator 31 wird nun im Detail 1 beschrieben. Fig. 6 ist ein Schaltbild, das eine Struktur eines Phasenkomparators 31 zeigt, wie er z. B. in der Japanischen Patentoffenlegungsschrift Nr. 3-30517 und dem US-Patent Nr. 3 610 954 beschrieben ist. Wie in Fig. 6 gezeigt ist, weist dieser Phasenkomparator 31 Eingangsanschlüsse 36 und 37, Aus gangsanschlüsse 38 und 39, 2-Eingaben-NAND-Gatter 40 bis 45, 3-Eingaben-NAND-Gatter 46 und 47 und ein 4-Eingaben-NAND-Gatter 48 auf.

Den Eingabeanschlüssen 36 und 37 werden das externe Taktsignal REF und das interne Taktsignal OSC entsprechend eingegeben. Das NAND-Gatter 40 empfängt das externe Taktsignal REF, das an dem Eingangsanschluß 36 eingegeben wird, ebenso wie die Ausgabe des NAND-Gatters 46, und es gibt ein Signal Φ1 aus. Das NAND-Gatter 41 empfängt die Ausgaben der NAND-Gatter 40 und 42 und gibt ein Signal Φ2 aus. Das NAND-Gatter 42 empfängt die Ausgaben der NAND-Gatter 41 und 48, während das NAND-Gatter 43 die Ausgaben der NAND-Gatter 44 und 48 empfängt. Das NAND-Gatter 44 empfängt die Ausgaben der NAND-Gatter 43 und 45 und gibt ein Signal Φ3 aus. Das NAND-Gatter 45 empfängt das interne Taktsignal OSC, das an dem Eingangsanschluß 37 eingegeben wird, ebenso wie die Ausgabe des NAND-Gatters 47 und gibt ein Signal Φ4 aus.

Das NAND-Gatter 48 empfängt die Signale Φ1 bis Φ4 von den NAND- Gattern 40, 41, 44 und 45 und gibt ein Rücksetzsignal RES aus. Das NAND-Gatter 46 empfängt die Signale Φ1, Φ2 und RES von den NAND-Gattern 40, 41 und 48 und gibt das Signal UP an den Aus gangsanschluß 38 aus. Das NAND-Gatter 47 empfängt die Signale Φ3, Φ4 und RES von den NAND-Gattern 44, 45 und 48 und gibt das Signal DOWN an den Ausgangsanschluß 39 aus.

In anderen Worten bilden die NAND-Gatter 40 und 46, 41 und 42, 43 und 44 bzw. 45 und 47 entsprechende Flip-Flops FF1 bis FF4. Das Flip-Flop FF1 wird durch das externe Taktsignal REF gesetzt und durch ein logisches Produktsignal des Ausgangssignals o2 des Flip-Flops FF2 und des Rücksetzsignals RES zurückgesetzt und seine invertierte Ausgabe wird das Signal UP. Das Flip-Flop FF2 wird durch das Ausgabesignal Φ1 des Flip-Flops FF1 gesetzt und durch das Rücksetzsignal RES zurückgesetzt.

Das Flip-Flop FF3 wird durch das Ausgabesignal Φ4 des Flip-Flops FF4 gesetzt und durch das Rücksetzsignal RES zurückgesetzt. Das Flip-Flop FF4 wird durch das interne Taktsignal OSC gesetzt und durch ein logisches Produktsignal aus dem Ausgabesignal Φ3 des Flip-Flops FF3 und dem Rücksetzsignal RES zurückgesetzt und seine invertierte Ausgabe wird das Signal DOWN. Das 4-Eingaben- NAND-Gatter 48 empfängt die Ausgabesignale Φ1 bis Φ4 der Flip- Flops FF1 bis FF4 und gibt das Rücksetzsignal RES aus.

Der Phasenkomparator 31 vergleicht die Phasen des externen Takt signals REF, das an dem Eingangsanschluß 36 angelegt ist, und des internen Taktsignals OSC, das an den Eingangsanschluß 37 angelegt ist. Wenn die Phase des internen Taktsignals OSC dem externen Taktsignal REF nacheilt, gibt der Phasenkomparator 31 das Signal UP mit einer Pulsbreite, die der Phasendifferenz entspricht, an den Ausgangsanschluß 38 aus, und wenn die Phase des internen Taktsignals OSC dem externen Taktsignal REF vor eilt, gibt er das Signal DOWN mit einer Pulsbreite, die der Phasendifferenz entspricht, an den Ausgangsanschluß 39 aus. Dieser Betrieb wird im folgenden beschrieben.

Fig. 7 ist ein Zeitablaufsdiagramm, das die Beziehung des an den Eingangsanschluß 36 angelegten Potentials (d. h. des exter nen Taktsignals REF), des an den Eingangsanschluß 37 angelegten Potentials (d. h. des internen Taktsignals OSC), der Ausgabe des 2-Eingaben-NAND-Gatters 40 (d. h. des Signals Φ1), der Ausgabe des 2-Eingaben-NAND-Gatters 45 (d. h. des Signals Φ4), der Aus gabe des 4-Eingaben-NAND-Gatters 48 (d. h. des Rücksetzsignals RES), der Ausgabe des 3-Eingaben-NAND-Gatters 46 (d. h. des Signals UP), und der Ausgabe des 3-Eingaben-NAND-Gatters 47 (d. h. des Signals DOWN) zeigt.

Bevor auf Fig. 7 Bezug genommen wird, wird eine Situation in Betracht gezogen, bei der das externe Taktsignal REF und das interne Taktsignal OSC beide auf "L"-Niveau sind. Zu diesem Zeitpunkt geben beide Gatter 40 und 45 immer ein "H"-Niveau aus. Angenommen, daß die Ausgaben der Gatter 41 und 44 auf "H"- Niveau sind, wäre die Ausgabe des Gatters 48 auf "L"-Niveau und die Ausgaben der Gatter 42 und 43 wären auf "H"-Niveau.

Als ein Ergebnis würden die Ausgaben der Gatter 41 und 44 auf "L"-Niveau sein. Dementsprechend wäre es zu verstehen, daß die Ausgaben der Gatter 46 und 47 immer "H"-Niveau ausgeben, solange beide, das externe Taktsignal REF und das interne Takt signal OSC, auf "L"-Niveau sind. Falls das externe Taktsignal REF und das interne Taktsignal OSC sich dann auf "H"-Niveau ändern, erreichen die Ausgaben der Gatter 40 und 45 das "L"- Niveau, so daß die Gatter 41 und 44 "H"-Niveau ausgeben würden.

Es wird nun eine Beschreibung für eine Situation gegeben, in der das externe Taktsignal REF zuerst, gefolgt durch den um die Phase T1 verzögerten Abfalls des internen Taktsignals OSC, ab fällt, wie in Fig. 7 gezeigt ist. Entsprechend dem Abfall des externen Taktsignals REF ändert sich die Ausgabe des Gatters 40 auf "H"-Niveau. Da jedoch das interne Taktsignal OSC immer noch auf "H"-Niveau ist, wird die Ausgabe des Gatters 45 auf "L"- Niveau gehalten und die Ausgabe des Gatters 48 ändert sich nicht vom "H"-Niveau. Dementsprechend ändert sich die Ausgabe des Gatters 46 auf "L"-Niveau. Währenddessen ändert sich die Ausgabe des Gatters 47 nicht vom "H"-Niveau.

Danach, wenn das interne Taktsignal OSC abfällt, ändert sich die Ausgabe des Gatters 45 auf "H"-Niveau, während alle vier Eingaben des Gatters 48 "H"-Niveau erreichen und ein Übergang auf das "L"-Niveau an der Ausgabe des Gatters 48 auftritt. Als ein Ergebnis wird die Ausgabe des Gatters 46 erneut vom "L"- Niveau auf "H"-Niveau geändert und ein Pulssignal wird ausge geben, das die Phasendifferenz zwischen dem externen Taktsignal REF und dem internen Taktsignal OSC widerspiegelt. Obwohl sich auf die Änderung der Ausgabe des Gatters 45 auf "H"-Niveau hin die Ausgabe des Gatters 47 auf "L"-Niveau ändert, folgt sofort die Änderung der Ausgabe des Gatters 48 auf "L"-Niveau, um so die Ausgabe des Gatters 47 auf "H"-Niveau zurückzuziehen. Dem entsprechend gibt das Gatter 47 ein Pulssignal mit einer kon stanten Breite unabhängig von der Phasendifferenz zwischen dem externen Taktsignal REF und dem internen Taktsignal OSC aus.

Fig. 8 ist ein Schaltbild, das die Struktur des 4-Eingaben- NAND-Gatters 48, wenn dieses durch CMOS-Transistoren (Komple mentär-MOS-Transistoren) gebildet wird, zeigt. Wie in der Figur gezeigt ist, weist dieses 4-Eingaben-NAND-Gatter 48 vier Eingabe knoten′ 51 bis 54, einen Ausgabeknoten 55, vier p-Kanal-MOS-Tran sistoren 61 bis 64 und vier n-Kanal-MOS-Transistoren 65 bis 68 auf. Die p-Kanal-MOS-Transistoren 61 bis 64 sind parallel zwischen eine Stromversorgungspotentialleitung 71 und den Aus gabeknoten 55 geschaltet. Die n-Kanal-MOS-Transistoren 65 bis 68 sind in Reihe zwischen den Ausgabeknoten 55 und eine Masse potentialleitung 72 geschaltet. Die Gates der Transistoren 61 und 65, 62 und 66, 63 und 67 bzw. 64 und 68 sind entsprechend miteinander und ebenso mit dem Eingabeknoten 51, 54, 52 bzw. 53 verbunden.

Wenn alle vier Eingabeknoten 51 bis 54 "H"-Niveau erreicht haben, werden die vier n-Kanal-MOS-Transistoren 65 bis 68 an geschaltet, während die vier p-Kanal-MOS-Transistoren 61 bis 64 abgeschaltet werden, und das "L"-Niveau (Massepotential GND) wird an den Ausgabeknoten 55 ausgegeben. In anderen Situationen wäre mindestens einer der vier n-Kanal-MOS-Transistoren 65 bis 68 nicht-leitend, während mindestens einer der vier p-Kanal- MOS-Transistoren 61 bis 64 leitend wäre, und das "H"-Niveau (Stromversorgungspotential Vcc) wird bzw. würde an dem Ausgabe knoten 55 ausgegeben.

Da der Phasenkomparator 31 wie oben beschrieben aufgebaut ist, hängt die Pulsbreite der Signale UP und DOWN von der Verzöge rung des Gatters mit mehreren Eingängen, das das Rücksetzsignal RES erzeugt, ab. Da jedoch das Gatter 48 mit den mehrfachen Ein gängen durch CMOS-Transistoren gebildet wird, wie in Fig. 8 ge zeigt ist, erzeugt die Existenz der Transistoren 65 bis 68, die in Reihe geschaltet sind, ein Unterschied zwischen den Verzöge rungszeiten abhängig von dem entsprechenden (relevanten) Ein gang des Gatters 48 mit mehreren Eingängen. In einem solchen Phasenkomparator 31 hängt der Zeitablauf, mit dem das Rücksetz signal RES ausgegeben wird, davon ab, ob der Abfall des inter nen Taktsignals OSC dem Abfall des externen Taktsignals REF nach- oder voreilt, und als ein Ergebnis wird die Pulsbreite der Signale UP und DOWN selbst dann nicht identisch sein, wenn die Phasendifferenz dieselbe ist.

Demzufolge wäre die Verstärkung der gesamten PLL-Schaltung 30 (d. h. der Betrag der Phasenregelung durch die PLL-Schaltung 30 bezüglich der Phasendifferenz) abhängig davon, ob die Phase des internen Taktsignals OSC vor- oder nacheilt, unterschiedlich, so daß ein Zittern (Schwankungen) des internen Taktsignals OSC verstärkt würden, wenn synchronisiert ist.

Daher ist es Aufgabe der vorliegenden Erfindung, einen Phasen komparator anzugegen, der Steuersignale mit einer identischen Pulsbreite unabhängig davon, welches der Taktsignale eine vor eilende Phase hat, ausgeben kann, wenn die Phasendifferenz zwischen dem ersten und dem zweiten Taktsignal dieselbe ist.

Diese Aufgabe wird gelöst durch einen Phasenkomparator nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

In dem Phasenkomparator nach einer Ausführungsform der vorlie genden Erfindung weist, kurz gesagt, eine Rücksetzsignalerzeu gungsschaltung einen ersten und einen zweiten Transistor, die entsprechend einer Ausgabe eines ersten Steuersignals von einer ersten Signalerzeugungsschaltung leitend werden, und einen dritten und einen vierten Transistor, die entsprechend einer Ausgabe eines zweiten Steuersignals von einer zweiten Signal erzeugungsschaltung leitend werden, auf und gibt ein Rücksetz signal durch den ersten und den dritten Transistor und ein Rücksetzsignal durch den vierten und den zweiten Transistor als Reaktion auf die Ausgabe des ersten und des zweiten Steuersig nals aus. Dementsprechend kann die Verzögerungszeit zwischen der Ausgabe des ersten und des zweiten Steuersignals und der Ausgabe eines Rücksetzsignals unabhängig davon, ob das erste oder das zweite Steuersignal zuerst ausgegeben worden ist, kon stant gemacht werden. Darum können Steuersignale mit einer identischen Pulsbreite ausgegeben werden, solange die Phasen differenz zwischen dem ersten Taktsignal und dem zweiten Takt signal dieselbe ist, unabhängig davon, welches der Taktsignale eine gegenüber dem anderen Taktsignal führende Phase aufweist.

Zusätzlich kann die Rücksetzsignalerzeugungsschaltung leicht dadurch ausgebildet werden, daß sie so angepaßt ist, daß sie eine erste Logikschaltung aufweist, die den ersten und den dritten Transistor bzw. den vierten und den zweiten Transistor in Reihe zwischen eine zweite Potentialleitung und einen Aus gabeknoten geschaltet aufweist.

Desweiteren können die erste und die zweite Signalerzeugungs schaltung leicht ausgebildet werden, falls jede der beiden aus zwei Flip-Flops ausgebildet ist.

Zusätzlich, falls die Rücksetzsignalerzeugungsschaltung so an gepaßt ist, daß sie eine erste Aktivierungsschaltung zum Akti vieren der ersten Logikschaltung als Reaktion auf die Änderung der Ausgaben der ersten und des vierten Flip-Flops von dem zweiten Potential auf das erste Potential aufweist, kann das Rücksetzsignal nur dann ausgegeben werden, wenn die Ausgaben des ersten und des vierten Flip-Flops beide von dem zweiten Potential auf das erste Potential geändert werden.

Falls die erste Aktivierungsschaltung so angepaßt ist, daß sie eine erste Verbindungsschaltung, die zwischen den ersten Tran sistor und die zweite Potentialleitung geschaltet ist, und ebenso eine zweite Verbindungsschaltung, die zwischen den vierten Transistor und die zweite Potentialleitung geschaltet ist, aufweist, wird die erste Logikschaltung nur dann aktiviert, wenn die erste und die zweite Verbindungsschaltung leitend ge worden sind.

Wenn ein Verbindungsknoten zwischen dem ersten Transistor und der ersten Verbindungsschaltung und ein Verbindungsknoten zwischen dem vierten Transistor und der zweiten Verbindungs schaltung miteinander verbunden sind, kann der Widerstand zwischen den Verbindungsknoten und der zweiten Potentialleitung reduziert werden.

Wenn die erste Aktivierungsschaltung eine erste Gatterschaltung zum selektiven Anlegen der Ausgabe der ersten Logikschaltung an das erste oder vierte Flip-Flop aufweist, wird die erste Logik schaltung nur aktiviert, wenn die erste Gatterschaltung offen ist.

Desweiteren kann die Rücksetzsignalerzeugungsschaltung leicht ausgebildet werden, falls sie so angepaßt ist, daß sie eine zweite Logikschaltung aufweist, die erste und dritte Transis toren bzw. zweite Transistoren aufweist, die in Reihe zwischen eine erste Potentialleitung und den Ausgabeknoten geschaltet sind.

Die erste und die zweite Signalerzeugungsschaltung können leicht ausgebildet werden, falls sie jeweils aus zwei Flip- Flops ausgebildet sind.

Falls die zweite Logikschaltung eine zweite Aktivierungsschal tung zum Aktivieren der zweiten Logikschaltung als Reaktion auf die Änderung der Ausgaben des zweiten und des vierten Flip- Flops von einem zweiten Potential auf ein erstes Potential auf weist, kann das Rücksetzsignal nur ausgegeben werden, wenn beide Ausgaben des zweiten und des vierten Flip-Flops von dem zweiten Potential auf das erste Potential geändert sind bzw. werden.

Wenn die zweite Aktivierungsschaltung eine zweite und dritte Gatterschaltung zum selektiven Anlegen der Ausgaben des ersten und des dritten Flip-Flops an die zweite Logikschaltung auf weist, wird die zweite Logikschaltung nur aktiviert, wenn die zweite und die dritte Gatterschaltung offen sind.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltbild, das eine Struktur eines 4-Eingaben-NAND- Gatters in einem Phasenkomparator entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ein Schaltbild, das ein verbessertes Beispiel des 4-Eingaben-NAND-Gatters aus Fig. 1 zeigt;

Fig. 3 ein Schaltbild, das eine Struktur eines 4-Eingaben- NAND-Gatters 6 in einem Phasenkomparator entsprechend einer zweiten Ausführungsform zeigt;

Fig. 4 ein Schaltbild einer Struktur eines 4-Eingaben-NAND- Gatters 17 in einem Phasenkomparator entsprechend einer dritten Ausführungsform;

Fig. 5 eine Blockdarstellung einer Schaltung, die ein Beispiel einer Struktur einer PLL-Schaltung zeigt;

Fig. 6 ein Schaltbild, das eine Struktur eines Phasenkompara tors in der in Fig. 5 gezeigten PLL-Schaltung zeigt;

Fig. 7 ein Zeitablaufdiagramm des Betriebes des in Fig. 6 ge zeigten Phasenkomparators; und

Fig. 8 ein Schaltbild, das eine Struktur eines 4-Eingaben- NAND-Gatters in dem Phasenkomparator aus Fig. 6 zeigt.

Ausführungsform 1

Fig. 1 ist ein Schaltbild, das eine Struktur eines 4-Eingaben- NAND-Gatters 1 in einem Phasenkomparator entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Das 4-Eingaben-NAND-Gatter 1 entspricht dem in den Fig. 6 und 8 gezeigten 4-Eingaben-NAND-Gatter 48.

Wie in Fig. 1 gezeigt ist, unterscheidet sich das 4-Eingaben- NAND-Gatter 1 von dem 4-Eingaben-NAND-Gatter 48 aus Fig. 8 da durch, daß neu bzw. zusätzlich n-Kanal-MOS-Transistoren 2 bis 5 vorgesehen sind. Unter diesen Transistoren sind mindestens die n-Kanal-MOS-Transistoren 2 und 65 ebenso wie die Transistoren 3 und 66 von identischer Größe. Die n-Kanal-MOS-Transistoren 2 bis 5 sind in Reihe zwischen den Ausgabeknoten 55 und die Masse potentialleitung 72 geschaltet. Die Gates der n-Kanal-MOS-Tran sistoren 2 bis 5 sind entsprechend mit dem Eingabeknoten 54, 51, 53 bzw. 52 verbunden. Zusätzlich dazu ist die Source des n-Kanal-MOS-Transistors 3 mit der Source des n-Kanal-MOS-Tran sistors 66 verbunden.

Der Betrieb des in Fig. 1 gezeigten 4-Eingaben-NAND-Gatters 1 wird als nächstes beschrieben. Wenn das externen Taktsignal REF zuerst abfällt, wird das "H-Niveau an die Eingabeknoten 51, 52 und 53 angelegt, während das "L"-Niveau an den Eingabeknoten 54 angelegt wird. Dementsprechend werden die n-Kanal-MOS-Transis toren 65, 67, 68, 3 bis 5 und der p-Kanal-MOS-Transistor 62 leitend, und die n-Kanal-MOS-Transistoren 66 und 2 und die p-Kanal-MOS-Transistoren 61, 63 und 64 werden nicht-leitend, so daß fortlaufend das "H"-Niveau an den Ausgabeknoten 55 ausge geben wird.

Falls dann das interne Taktsignal OSC um die Phase T1 verzögert abfällt, wird der Eingabeknoten 54 auf "H"-Niveau gebracht. Dem entsprechend wird der p-Kanal-MOS-Transistor 62 nicht-leitend gemacht, während die n-Kanal-MOS-Transistoren 66 und 2 leitend gemacht werden, so daß das "L"-Niveau an dem Ausgabeknoten 55 auftritt.

Falls das interne Taktsignal OSC zuerst abfällt, wird "H"-Niveau an die Eingabeknoten 52 bis 54 angelegt, während das "L"-Niveau an den Eingabeknoten 51 angelegt wird. Dementsprechend werden die n-Kanal-MOS-Transistoren 66 bis 68, 2, 4 und 5 und der p- Kanal-MOS-Transistor 61 leitend, und die n-Kanal-MOS-Transis toren 65 und 3 und die p-Kanal-MOS-Transistoren 62 bis 64 werden nicht-leitend, so daß das "H-Niveau fortlaufend an dem Ausgabeknoten 55 ausgegeben wird.

Danach erreicht, falls das externe Taktsignal REF um die Phase T1 verzögert abfällt, der Eingabeknoten 51 das "H-Niveau. Dem entsprechend wird der p-Kanal-MOS-Transistor 61 nicht-leitend, während die n-Kanal-MOS-Transistoren 65 und 3 leitend werden. Als ein Ergebnis erscheint das "L"-Niveau an dem Ausgabeknoten 55.

Bei dieser Ausführungsform sind die n-Kanal-MOS-Transistoren 2 und 3 parallel mit den n-Kanal-MOS-Transistoren 65 und 66 ver bunden, während die Gates der n-Kanal-MOS-Transistoren 65 und 3 und ebenso der Transistoren 66 und 2 gemeinsam verbunden sind, und die Größe der n-Kanal-MOS-Transistoren 65 und 2 und ebenso die Größe der n-Kanal-MOS-Transistoren 66 und 3 ist gleich ge macht. Dementsprechend ist die Zeit, die dazu benötigt wird, daß der Ausgabeknoten 55 das "L"-Niveau erreicht, nachdem die n-Kanal-MOS-Transistoren 66 und 2 leitend gemacht sind, gleich der Zeit, die benötigt wird, damit der Ausgabeknoten 55 das "L"-Niveau erreicht, nachdem die n-Kanal-MOS-Transistoren 65 und 3 leitend gemacht sind. Als ein Ergebnis sind die Puls breite des Signals UP und die Pulsbreite des Signals DOWN iden tisch miteinander, falls die Phasendifferenz zwischen dem in ternen Taktsignal OSC und dem externen Taktsignal REF dieselbe ist, unabhängig davon, ob die Phase des internen Taktsignals OSC voreilt oder nacheilt.

Obwohl die Sources der n-Kanal-MOS-Transistoren 3 und 66 bei dieser Ausführungsform miteinander verbunden sind, können diese Sources der n-Kanal-MOS-Transistoren 3 und 66 ebenfalls ge trennt sein, wie in Fig. 2 gezeigt ist. In diesem Fall muß je doch der Reihenwiderstand der n-Kanal-MOS-Transistoren 67 und 68 und der Reihenwiderstand der n-Kanal-MOS-Transistoren 4 und 5 gleich sein.

Ausführungsform 2

Fig. 3 ist ein Schaltbild, das eine Struktur eines 4-Eingaben- NAND-Gatters 6 in einem Phasenkomparator entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 3 gezeigt ist, weist dieses 4-Eingaben-NAND-Gatter 6 2-Eingaben-NAND-Gatter 7 und 8, ein 2-Eingaben-NOR-Gatter 9 und einen Inverter 16 auf. Das NOR-Gatter 9 weist p-Kanal-MOS- Transistoren 10 bis 13 und n-Kanal-MOS-Transistoren 14 und 15 auf. Die p-Kanal-MOS-Transistoren 10 und 12 ebenso wie 11 und 13 sind entsprechend von identischer Größe.

Die beiden Eingabeknoten des NAND-Gatters 7 wären bzw. sind die Eingabeknoten 51 und 52 des NAND-Gatters 6. Die beiden Ein gabeknoten des NAND-Gatters 8 wären bzw. sind die Eingabeknoten 53 und 54 des NAND-Gatters 6.

Die p-Kanal-MOS-Transistoren 10 und 11 sind in Reihe zwischen die Stromversorgungspotentialleitung 71 und einen Ausgabeknoten N9 des NOR-Gatters 9 geschaltet. Die p-Kanal-MOS-Transistoren 12 und 13 sind in Reihe zwischen die Stromversorgungspotential leitung 71 und den Ausgabeknoten N9 geschaltet. Die n-Kanal- MOS-Transistoren 14 bzw. 15 sind jeweils in Reihe zwischen den Ausgabeknoten N9 und die Massepotentialleitung 72 geschaltet. Die Gates der Transistoren 10, 13 und 15 empfangen eine Ausgabe des NAND-Gatters 8. Die Gates der Transistoren 11, 12 und 14 empfangen eine Ausgabe des NAND-Gatters 7. Der Inverter 16 ist zwischen die Knoten N9 und 55 geschaltet.

Der Betrieb des 4-Eingabe-NAND-Gatters 9, das in Fig. 3 gezeigt ist, ist vergleichbar zu dem des 4-Eingaben-NAND-Gatters, das in Fig. 1 gezeigt ist. Falls das externe Taktsignal REF zuerst abfällt, wird das "H-Niveau an die Eingabeknoten 51 bis 53 an gelegt, während das "L"-Niveau an den Eingabeknoten 54 angelegt wird, so daß die Ausgabe des 2-Eingaben-NAND-Gatters 7 "L"- Niveau und die Ausgabe des 2-Eingaben-NAND-Gatters 8 "H" -Niveau wäre bzw. ist. Als ein Ergebnis werden die p-Kanal-MOS-Transis toren 11 und 12 und der n-Kanal-MOS-Transistor 15 leitend und die p-Kanal-MOS-Transistoren 10 und 13 und der n-Kanal-MOS- Transistor 14 nicht-leitend gemacht. Das "L"-Niveau wird an den Eingabeknoten des Inverters 16 angelegt und das "H"-Niveau er scheint an dem Ausgabeknoten 55. Wenn das interne Taktsignal OSC um die Phase T1 verzögert abfällt, ändert sich der Eingabe knoten 54 auf "H"-Niveau, so daß die Ausgabe des 2-Eingaben- NAND-Gatters 8 das "L"-Niveau erreicht, der n-Kanal-MOS-Tran sistor 15 nicht-leitend und die p-Kanal-MOS-Transistoren 10 und 13 leitend gemacht werden. Als ein Ergebnis erreicht der Ein gabeknoten des Inverters 16 das "H"-Niveau und der Ausgabeknoten 55 wird auf das "L"-Niveau geändert.

Währenddessen wird, falls das interne Taktsignal OSC zuerst ab fällt, das "H"-Niveau an die Eingabeknoten 52 bis 54 und das "L"-Niveau an den Eingabeknoten 51 angelegt. Dementsprechend wäre bzw. ist die Ausgabe des 2-Eingaben-NAND-Gatters 7 auf "H"-Niveau und die Ausgabe des 2-Eingaben-NAND-Gatters 8 wäre bzw. ist auf "L"-Niveau. Als ein Ergebnis werden die p-Kanal- MOS-Transistoren 10 und 13 und der n-Kanal-MOS-Transistor 14 leitend gemacht, während die p-Kanal-MOS-Transistoren 11 und 12 und der n-Kanal-MOS-Transistor 15 nicht-leitend gemacht werden, so daß das "L"-Niveau vergleichbar an den Eingabeknoten des Inverters 16 angelegt wird. Falls das externe Taktsignal um die Phase T1 verzögert abfällt, ändert sich der Eingabeknoten 51 auf "H"-Niveau, so daß die Ausgabe des 2-Eingaben-NAND-Gatters 7 das "L"-Niveau wäre bzw. ist, und der n-Kanal-MOS-Transistor 15 nicht-leitend gemacht wird, während die p-Kanal-MOS-Transis toren 11 und 12 leitend gemacht werden. Als Folge erreicht der Eingabeknoten des Inverters 16 das "H"-Niveau und der Ausgabe knoten 55 wird auf das "L"-Niveau geändert.

Bei dieser Ausführungsform sind die p-Kanal-MOS-Transistoren 10, 11 und die p-Kanal-MOS-Transistoren 12, 13 parallel ge schaltet, die entsprechenden Gates der p-Kanal-MOS-Transistoren 10 und 13 und ebenso der Transistoren 11 und 12 sind gemeinsam bzw. miteinander verbunden, und die Größen der p-Kanal-MOS- Transistoren 10 und 12 und ebenso der Transistoren 11 und 13 sind gleichgemacht. Dementsprechend wird die Zeit, die notwen dig ist, damit der Ausgabeknoten 55 das "L"-Niveau erreicht, nachdem die p-Kanal-MOS-Transistoren 11, 12 leitend geworden sind, und die Zeit, die notwendig ist, damit der Ausgabeknoten 55 das "L"-Niveau erreicht, nachdem die p-Kanal-MOS-Transis toren 10, 13 leitend geworden sind, gleichgemacht, damit eine der ersten Ausführungsform vergleichbare Wirkung erhalten wird.

Ausführungsform 3

Fig. 4 ist ein Schaltbild, das eine Struktur eines 4-Eingaben- NAND-Gatters 17 in einen Phasenkomparator entsprechend einer dritten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 4 gezeigt ist, weist dieses 4-Eingaben-NAND-Gatter 17 2-Eingaben-NAND-Gatter 18, 19, ein 2-Eingaben-NOR-Gatter 26 und einen Inverter 27 auf. Das NAND-Gatter 19 weist p-Kanal-MOS- Transistoren 20, 21 und n-Kanal-MOS-Transistoren 22 bis 25 auf. Die n-Kanal-MOS-Transistoren 22 und 24 und ebenso die Transis toren 23 und 25 sind von identischer Transistorgröße.

Die beiden Eingabeknoten des NAND-Gatters 18 wären bzw. sind die Eingabeknoten 52 und 53 des NAND-Gatters 17. Die p-Kanal- MOS-Transistoren 20 und 21 sind parallel zueinander zwischen die Stromversorgungsleitung 71 und einen Ausgabeknoten N19 des NAND-Gatters 19 geschaltet. Die n-Kanal-MOS-Transistoren 22, 23 sind in Reihe zwischen den Ausgabeknoten N19 und die Massepo tentialleitung 72 geschaltet. Die n-Kanal-MOS-Transistoren 24, 25 sind in Reihe zwischen den Ausgabeknoten N19 und die Masse potentialleitung 72 geschaltet. Das NOR-Gatter 26 empfängt die Ausgaben der NAND-Gatter 18 und 19. Der Inverter 27 empfängt die Ausgabe des NOR-Gatters 26. Der Ausgabeknoten des Inverters 27 wäre bzw. ist der Ausgabeknoten 55 des NAND-Gatters 17.

Der Betrieb der Schaltung wird nun beschrieben. Falls das externe Taktsignal REF zuerst abfällt, wird das "H"-Niveau an die Eingabeknoten 51 bis 53 und das "L"-Niveau an den Eingabe knoten 54 angelegt. Dementsprechend wäre bzw. ist die Ausgabe des 2-Eingaben-NAND-Gatters 18 das "L"-Niveau und die Ausgabe des NAND-Gatters 19 würde bzw. wird so wie sie ist an den Aus gabeknoten 55 ausgegeben. Zusätzlich werden die n-Kanal-MOS- Transistoren 22, 25 und der p-Kanal-MOS-Transistor 21 leitend gemacht, während die n-Kanal-MOS-Transistoren 23, 24 und der p-Kanal-MOS-Transistor 20 nicht-leitend gemacht werden, so daß das "H"-Niveau an dem Ausgabeknoten 55 erscheint. Falls das in terne Taktsignal OSC um die Phase T1 verzögert abfällt, wird der Eingabeknoten 54 auf das "H"-Niveau geändert, so daß der p- Kanal-MOS-Transistor 21 nicht-leitend gemacht wird, während die n-Kanal-MOS-Transistoren 23, 24 leitend gemacht werden. Daher ändert sich der Ausgabeknoten 55 auf das "L"-Niveau.

Währenddessen wird, falls das interne Taktsignal OSC zuerst ab fällt, das "H"-Niveau an die Eingabeknoten 52 bis 54 angelegt, während das "L"-Niveau an den Eingabeknoten 51 angelegt wird, so daß die Ausgabe des 2-Eingaben-NAND-Gatters 18 das "L"-Niveau erreicht, und die Ausgabe des NAND-Gatters 19 so wie sie ist an den Ausgabeknoten 55 ausgegeben wird. Zusätzlich werden die n- Kanal-MOS-Transistoren 23, 24 und der p-Kanal-MOS-Transistor 20 leitend gemacht, während die n-Kanal-MOS-Transistoren 22, 25 und der p-Kanal-MOS-Transistor 21 nicht-leitend gemacht werden, so daß das "H"-Niveau an dem Ausgabeknoten 55 erscheint. Falls das externe Taktsignal REF um die Phase T1 verzögert abfällt, ändert sich der Eingabeknoten 51 auf das "H"-Niveau. Dement sprechend wird der p-Kanal-MOS-Transistor 20 nicht-leitend ge macht, während die n-Kanal-MOS-Transistoren 22, 25 leitend ge macht werden, und derart wird der Ausgabeknoten 55 auf das "L"- Niveau geändert.

Eine Wirkung, die vergleichbar denjenigen der ersten Ausfüh rungsform und der zweiten Ausführungsform ist, wird ebenfalls mit der vorliegenden Ausführungsform erhalten.

Claims

1. Phasenkomparator zum Vergleichen eines ersten Taktsignals (REF) und eines zweiten Taktsignals (OSC) und zum Ausgeben eines ersten Steuersignals (UP) als Reaktion auf das Voreilen der Phase des ersten Taktsignals (REF) und zum Ausgeben eines zweiten Steuersignals (DOWN) als Reaktion auf das Voreilen der Phase des zweiten Taktsignals (OSC), mit:
einer ersten Signalerzeugungsschaltung (FF1, FF2) zum Ausgeben des ersten Steuersignals (UP) innerhalb eines Zeitraums zwischen der Änderung des ersten Taktsignals (REF) von einem ersten Potential auf ein zweites Potential und einer Eingabe eines Rücksetzsignals (RES),
einer zweiten Signalerzeugungsschaltung (FF3, FF4) zum Ausgeben des zweiten Steuersignals (DOWN) innerhalb eines Zeitraums zwischen einer Änderung des zweiten Taktsignals (OSC) von dem ersten Potential auf das zweite Potential und einer Eingabe des Rücksetzsignals (RES), und
einer Rücksetzsignalerzeugungsschaltung (1, 1′, 6, 17), die einen ersten und einen zweiten Transistor (3, 65), die als Re aktion auf die Ausgabe des ersten Steuersignals (UP) von der ersten Signalerzeugungsschaltung leitend gemacht werden, und einen dritten und einen vierten Transistor (2, 66), die als Reaktion auf die Ausgabe des zweiten Steuersignals (DOWN) von der zweiten Signalerzeugungsschaltung leitend gemacht werden, aufweist, zum Ausgeben des Rücksetzsignals (RES) durch den ersten und den dritten Transistor (3, 2) und zum Ausgeben des Rücksetzsignals (RES) durch den vierten und den zweiten Tran sistor (66, 65) als Reaktion auf das erste bzw. das zweite Steuersignal (UP, DOWN).

2. Phasenkomparator nach Anspruch 1, dadurch gekennzeichnet, daß die ersten bis vierten Transistoren von einem ersten Lei tungstyp sind,
daß der erste und der dritte Transistor (3, 2) in Reihe zwischen eine zweite Potentialleitung (72) und einen Ausgabeknoten (55), von dem das Rücksetzsignal (RES) ausgegeben wird, geschaltet sind,
daß der vierte und der zweite Transistor (66, 65) in Reihe zwischen die zweite Potentialleitung (72) und den Ausgabeknoten (55) und außerdem parallel zu dem ersten und dem dritten Tran sistor (3, 2) geschaltet sind, und
daß die Rücksetzsignalerzeugungsschaltung eine erste logische Schaltung aufweist, die
die ersten bis vierten Transistoren (3, 65, 2, 66), einen fünf ten Transistor (61) eines zweiten Leitungstyps, der zwischen eine erste Potentialleitung (71) und den Ausgabeknoten (55) ge schaltet ist, die als Reaktion auf die Ausgabe des ersten Steuersignals (UP) von der ersten Signalerzeugungsschaltung getrennt werden, und
einen sechsten Transistor (62) des zweiten Leitungstyps, der parallel zu dem fünften Transistor (61) zwischen die erste Po tentialleitung (71) und den Ausgabeknoten (55) geschaltet ist, die als Reaktion auf die Ausgabe des zweiten Steuersignals (DOWN) von der zweiten Signalerzeugungsschaltung getrennt werden, aufweist.

3. Phasenkomparator nach Anspruch 2, dadurch gekennzeichnet, daß die erste Signalerzeugungsschaltung
ein erstes Flip-Flop (FF1), das durch das erste Taktsignal (REF) gesetzt und durch das Rücksetzsignal (RES) zurückgesetzt wird, und
ein zweites Flip-Flop (FF2), daß durch die Ausgabe des ersten Flip-Flops (FF1) gesetzt und durch das Rücksetzsignal (RES) zu rückgesetzt wird, aufweist,
daß die zweite Signalerzeugungsschaltung ein drittes Flip-Flop (FF4), das durch das zweite Taktsignal (OSC) gesetzt und durch das Rücksetzsignal (RES) zurückgesetzt wird, und
ein viertes Flip-Flop (FF3), das durch die Ausgabe des dritten Flip-Flops (FF4) gesetzt und durch das Rücksetzsignal (RES) zu rückgesetzt wird, aufweist,
daß die Eingabeelektroden des ersten, des zweiten und des fünften Transistors (3, 65, 61) die Ausgabe des ersten Flip- Flops (FF1) empfangen, und
daß die Eingabenelektroden des dritten, des vierten und des sechsten Transistors (2, 66, 62) die Ausgabe des dritten Flip flops (FF4) empfangen.

4. Phasenkomparator nach Anspruch 3, dadurch gekennzeichnet, daß die Rücksetzsignalerzeugungsschaltung eine erste Aktivie rungsschaltung zum Aktivieren der ersten logischen Schaltung als Reaktion auf eine Änderung der Ausgaben des zweiten und des vierten Flip-Flops (FF2, FF3) von dem zweiten Potential auf das erste Potential aufweist.

5. Phasenkomparator nach Anspruch 4, dadurch gekennzeichnet, daß die erste Aktivierungsschaltung
eine zwischen dem ersten Transistor (3) der ersten logischen Schaltung und der zweiten Potentialleitung (72) vorgesehene erste Verbindungsschaltung (4 und 5), die als Reaktion auf die Änderung der Ausgaben des zweiten und des vierten Flip-Flops (FF2, FF3), von dem zweiten Potential auf das erste Potential leitend gemacht wird, und
eine zwischen dem vierten Transistor (66) der ersten Logik schaltung und der zweiten Potentialleitung (72) vorgesehene zweite Verbindungsschaltung (67 und 68), die als Reaktion auf die Änderung der Ausgaben des zweiten und des vierten Flip- Flops (FF2, FF3) von dem zweiten Potential auf das erste Poten tial leitend gemacht wird, aufweist.

6. Phasenkomparator nach Anspruch 5, dadurch gekennzeichnet, daß ein Verbindungsknoten zwischen dem ersten Transistor (3) und der ersten Verbindungsschaltung (4 und 5) und ein Verbin dungsknoten zwischen dem vierten Transistor (66) und der zwei en Verbindungsschaltung (67 und 68) miteinander verbunden sind.

7. Phasenkomparator nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die erste Aktivierungsschaltung eine erste Gatterschaltung (26 und 27) zum Anlegen der Ausgabe der ersten logischen Schal tung an die ersten bis vierten Flip-Flops (FF1 bis FF4) als Reaktion auf die Änderung der Ausgaben des zweiten und des vierten Flip-Flops (FF2, FF3) von dem zweiten Potential auf das erste Potential aufweist.

8. Phasenkomparator nach Anspruch 1, dadurch gekennzeichnet, daß die ersten bis vierten Transistoren von einem zweiten Lei tungstyps sind,
daß der erste und der dritte Transistor (12, 13) in Reihe zwischen eine erste Potentialleitung (71) und einen Ausgabe knoten (N9), von dem ein invertiertes Signal des Rücksetzsig nals (RES) ausgegeben wird, geschaltet sind,
daß der vierte und der zweite Transistor (10, 11) in Reihe zwischen die erste Potentialleitung (71) und den Ausgabeknoten (N9) und außerdem parallel zu dem ersten und dem dritten Tran sistor (12, 13) geschaltet sind, und
daß die Rücksetzsignalerzeugungsschaltung eine zweite Logikschaltung aufweist, die
den ersten bis vierten Transistor (12, 11, 13, 10), einen siebten Transistor (14) eines ersten Leitungstyps, der zwischen eine zweite Potentialleitung (72) und den Ausgabe knoten (N9) verbunden ist, die als Reaktion auf die Ausgabe des ersten Steuersignals (UP) von der ersten Signalerzeugungsschal tung getrennt werden, und
einen achten Transistor (15) des ersten Leitungstyps, der zwischen die zweite Potentialleitung (72) und den Ausgabeknoten (N9) geschaltet ist, die als Reaktion auf die Ausgabe des zweiten Steuersignals (DOWN) von der zweiten Signalerzeugungs schaltung getrennt werden,
aufweist.

9. Phasenkomparator nach Anspruch 8, dadurch gekennzeichnet, daß die erste Signalerzeugungsschaltung
ein erstes Flip-Flop (FF1), das durch das erste Taktsignal (REF) gesetzt und durch das Rücksetzsignal (RES) zurückgesetzt wird, und
ein zweites Flip-Flop (FF2), das durch eine Ausgabe des ersten Flip-Flops (FF1) gesetzt und durch das Rücksetzsignal (RES) zu rückgesetzt wird, aufweist,
daß die zweite Signalerzeugungsschaltung
ein drittes Flip-Flop (FF4), das durch das zweite Taktsignal (OSC) gesetzt und durch das Rücksetzsignal (RES) zurückgesetzt wird, und
ein viertes Flip-Flop (FF3), das durch eine Ausgabe des dritten Flip-Flops (FF4) gesetzt und durch das Rücksetzsignal (RES) zu rückgesetzt wird, aufweist,
daß die Eingabeelektroden des ersten, des zweiten und des sieb ten Transistors (12, 11, 14) eine invertierte Ausgabe des ersten Flip-Flops (FF1) empfangen, und
daß die Eingabenelektroden des dritten, des vierten und des achten Transistors (13, 10, 15) eine invertierte Ausgabe des dritten Flip-Flops (FF4), empfangen.

10. Phasenkomparator nach Anspruch 9, dadurch gekennzeichnet, daß die Rücksetzsignalerzeugungsschaltung eine zweite Aktivie rungsschaltung zum Aktivieren der zweiten Logikschaltung als Reaktion auf eine Änderung der Ausgaben des zweiten und des vierten Flip-Flops (FF2, FF3) von dem zweiten Potential auf das erste Potential aufweist.

11. Phasenkomparator nach Anspruch 10, dadurch gekennzeichnet, daß die zweite Aktivierungsschaltung
eine zweite Gatterschaltung (7) zum Anlegen einer invertierten Ausgabe des ersten Flip-Flops (FF1) an die Eingabeelektroden des ersten, des zweiten und des siebten Transistors (12, 11, 14) als Reaktion auf die Änderung der Ausgaben des zweiten und des vierten Flip-Flops (FF2, FF3) von dem zweiten Potential auf das erste Potential, und
eine dritte Gatterschaltung (8) zum Anlegen einer invertierten Ausgabe des dritten Flip-Flops (FF4) an die Eingabeelektroden des dritten, des vierten und des achten Transistors (13, 10, 15) als Reaktion auf die Änderung der Ausgaben des zweiten und des vierten Flip-Flops (FF2, FF3) von dem zweiten Potential auf das erste Potential,
aufweist.