KR100390269B1 - 위상 주파수 검출기 - Google Patents

Abstract

본 발명은 트랜지스터를 최소의 개수로 구성하여 저전압·저전력 구현이 가능하도록 한 위상 주파수 검출기 구현에 관한 것이다.

본 발명에 따른 위상 주파수 검출기는 제1 입력신호에 따라 제1 출력신호로서 출력하는 제1 디-플립플롭과, 제2 입력신호에 따라 제2 출력신호로서 출력하는 제2 디-플립플롭과, 제1 및 제2 디-플립플롭의 출력단자들과 리셋단자들 사이에 접속되어 제1 및 제2 출력신호를 논리곱 연산하여 발생된 출력신호로 제1 및 제2 디-플립플롭을 리셋시키는 논리곱 게이트를 구비하며, 논리곱 게이트는 제1 및 제2 디-플립플롭 각각에 대하여 제1 출력신호와 제2 출력신호를 입력신호로 하는 두 개의 트랜지스터들이 직렬로 접속되어 상기 제1 및 제2 출력신호를 논리곱 연산하여 상기 제1 및 제2 디-플립플롭을 리셋시키는 것을 특징으로 한다.

본 발명에 따른 위상 주파수 검출기는 트랜지스터의 개수를 줄임에 따라 칩 사이즈의 감소를 가져올 수 있고, 3개의 직렬 트랜지스터 구조를 가짐에 따라 문턱전압의 3배에 해당되는 전원전압까지 낮출 수 있어 저전압·저전력 구현이 가능하게 된다.

Description

위상 주파수 검출기{Phase Frequency Detector}

본 발명은 위상 주파수 검출기에 관한 것으로, 특히 트랜지스터를 최소의 개수로 구성하여 저전압·저전력 구현이 가능하도록 한 위상 주파수 검출기 구현에 관한 것이다.

위상 동기 루프(Phase-Locked Loop ; 이하 "PLL"라 함)는 주파수 합성, 클럭 및 데이터 복원 등의 기능을 수행하기 위해 통신 시스템에서 필수적으로 필요한 회로이다. 최근의 통신 시스템의 고속화 및 초경량화로 인하여 이에 포함되는 저전압·저전력의 구현과 고주파수 대역에서 안정적으로 동작할 수 있는 PLL 구조에 관한 연구가 활발히 진행되고 있다.

PLL은 도 1과 같이 네 가지 블럭으로 구성되어 있다. 위상 주파수 검출기(11)는 외부에서 입력되는 입력전압 Vin과 전압제어발진기(14)의 출력전압 Vclk를 입력으로 받아들인다. 이상적으로 위상 주파수 검출기(11)는 두 입력 신호인 Vin과 Vclk의 위상 및 주파수 차이가 발생하는 경우에만 업(이하, "UP"라 함) 또는 다운(이하, "DN"라 함) 신호를 출력한다.

이의 동작을 살펴보면, 입력전압 Vin의 위상 및 주파수가 출력전압 Vclk의 위상 및 주파수 보다 앞설 경우에는 논리 '1'이 UP으로 출력되고, 반대로 Vclk의 위상 및 주파수가 Vin 보다 앞설 경우에는 DN에 논리 '1'이 출력된다. 또한, Vin과 Vclk의 위상 및 주파수 차가 없는 경우에는 UP과 DN 출력단자에 논리 '0'의 신호를 발생하여 이를 전하펌프(12)와 루프필터(13)에 전달한다.

일반적으로 전하펌프(12)와 루프필터(13)는 루프필터(13)의 캐패시터를 충전시키거나 방전시키는데 필요한 두 개의 전류원과 논리 '1'의 값을 가질 경우에 도통되는 두 개의 스위치로 구성되어 있다. 이와 같은 구조의 전하펌프(12)와 루프필터(13)는 입력된 값의 상태에 따라서 전압제어발진기(14)의 출력 주파수를 제어하는 전압인 Vc를 발생시키고 이의 크기를 조절하는 역할을 한다. 전압제어발진기(14)는 전하펌프(12)와 루프필터(13)로부터 발생된 제어 전압인 Vc의 크기에 비례하여 출력신호 Vclk의 주파수를 조절하게 된다.

이상적인 위상 주파수 검출기(11)는 두 입력 신호인 Vin과 Vclk의 위상 및 주파수 차이가 발생하는 경우에만 UP 또는 DN 신호를 출력하는데, 위상 및 주파수 차가 없는 경우에는 논리 '0'의 신호를 출력하여야 한다.

그러나, 현재 사용되는 위상 주파수 검출기(11)는 Vin과 Vclk의 두 입력 신호가 어느 정도의 위상 차이를 가지고 논리 '0'에서 논리 '1'로 변할 때 그 위상 차이만큼의 간격을 두고 UP과 DN의 두 출력 신호가 논리 '1'로 상승한다. 이때 UP과 DN이 동시에 논리 '1'의 값을 가지는 경우가 발생하고 이는 리셋하는데 필요한 시간만큼 유지된다. 리셋하는데 필요한 시간동안 전하펌프의 두 개의 스위치가 동시에 도통되어 두개의 전류원이 하나의 경로에 위치하여 전류가 흐르게 되고 이러한 회로의 단락으로 인한 제어전압(Vc)의 왜곡이 지터 잡음을 일으키게 하는 한 원인이 된다. 또한, 위상 주파수 검출기(11)에서 입력이 출력으로 나타나기까지의 시간인 전달 시간이 길어지면 전체 위상 동기 루프의 루프 지연이 증가하여 입력 신호의 주파수 획득 과정과 위상 고정된 상태에서 위상 동기된 상태에 영향을 미치게 된다.

위상 주파수 검출기(11)는 PLL 회로에서 입력신호 Vin와 출력신호 Vclk를 비교하여 위상과 주파수를 비교 출력하는 회로로서, 가장 간단한 위상 주파수 검출기는 XOR 게이트를 사용하는데 이는 입력에 대해서 출력이 반으로 줄어들며 두 입력신호의 위상차가 180。이상이 되면 위상 차이를 판별하지 못하는 단점이 있다. 이러한 단점을 보완하기 위해 도 2와 같은 두 입력신호가 동일하지 않으면, 두 입력 신호의 위상 차이를 출력으로 내보내는 회로로 에지-트리거형 위상 주파수 검출기가 사용된다.

도 2는 에지-트리거형 위상 주파수 검출기의 구조와 그 구동 파형을 도시한 것이다.

도 2a를 살펴보면, 두 개의 플립플롭(15,16)과 앤드(AND) 게이트(17)로 구성된 위상 주파수 검출기로 40 여 개의 트랜지스터로 구성되며, 위상 주파수 검출기의 출력은 입력 파형의 에지에 의해 변하게 된다.

하강 시점에서 동작하는 두 개의 디-플립플롭(이하. "D-F/F"라 함 ; 15,16)의 클럭 입력단에는 입력신호 Vin과 Vclk이 각각 입력되고, D 입력에는 논리 '1'의 값을 가하여서 Vin 이나 Vclk가 논리 '1'에서 논리 '0'으로 하강하는 시점에서 입력값을 외부(UP/DN)에 출력한다. 동작원리를 살펴보기 위해 Vin과 Vclk가 어느 정도의 위상차를 가지게 될 경우의 입출력 관계를 도 2b에 도시하였다.

도 2b를 살펴보면, 입력신호 Vin 및 Vclk이 어느 정도의 위상차를 가지고서 인가된 후 입력 Vin이 하강하는 시점에서 논리 '1'의 신호가 D-F/F(15)의 출력 UP에 나타나고 Vclk가 하강하는 시점에서는 출력 DN에 논리 '1'의 신호가 나타나다. 이 때 UP과 DN 신호가 동시에 논리 '1'이 되면 앤드 게이트(17)의 출력이 논리 '1'의 값을 갖고 리셋단자(Reset)를 동작시켜서 입력신호 Vin 및 Vclk 신호를 논리 '0'으로 하강시킨다. 두 입력 신호 Vin 및 Vclk의 위상차는 전하펌프(12)에 위상차 만큼의 UP 신호가 전달되어 전압제어발진기(14)의 주파수를 증가시킴으로써 감소된다. 천이되는 순간에서만 동작하기 때문에 위상차에 관계없이 0。에서 360。까지 검출이 가능하고 위상차가 미세하여 검출해낼 수 없는 영역인 데드존을 피할 수 있다. 그러나 UP과 DN 신호들이 동시에 논리 '1'이 되는 경우가 존재하는 문제점이 있게 된다. 동시에 논리 '1'이 되면 위상 주파수 검출기(11) 다음 단인 전하펌프(12)의 두 스위치를 동시에 도통시켜서 전류 경로를 단락시키게 된다.

루프필터(13)의 제어전압 Vc은 단락된 회로에 의해서 순간적으로 변하게 되고 리셋에 필요한 시간동안 왜곡을 일으키게 된다. 이의 순간적인 제어전압 Vc의 변화에 따라 전압제어발진기(14)의 출력주파수는 왜곡되게 되어 지터 잡음이 발생하게 되고, PLL이 위상 고정된 이후에도 위상 주파수 검출기(11)와 전하펌프(12)의 선형성에 영향을 주게 되는 문제를 야기시키게 된다. 또한, 위상 주파수 검출기(11) 회로의 임계 경로가 커서 두 입력 신호 Vin, Vclk의 위상차를 검출하여 UP이나 DN의 출력 신호가 나오기까지의 전달 시간이 길게 되면 전체 위상 동기 루프의 지연 시간이 길어지기 때문에 주파수 획득 과정에서의 반응 시간이 길어지거나 위상 동기된 상태에서 리플을 야기시킬 수 있다.

도 3은 도 2에 도시된 에지-트리거형 위상 주파수 검출기 구조를 회로도로 표시한 것이다.

도 3을 참조하면, 7 게이트의 상당히 긴 리셋시간과 전달시간이 걸리기 때문에 고주파수 영역의 동작에 문제가 될 수 있다.

도 4는 종래의 UP과 DN 신호가 동시에 논리 '1'이 될 경우에만 리셋되는 위상 주파수 검출기 구조를 설명하는 도면이다.

도 4a는 다수의 트랜지스터로 구성된 위상 주파수 검출기의 회로도를 도시하고 있고, 도 4a의 동작원리를 도 4b에 입출력 특성으로 나타내었다.

도 4를 살펴보면, Vin 신호가 논리 '0'으로 하강하는 시점에서 UP 신호가 논리 '1'로 상승한다. 이 때, 실선으로 나타나는 UP 신호의 반전된 신호가 MP6에 입력으로 가해져서 Vclk의 하강시점에서 DN 신호는 논리 '0'의 값을 출력하도록 한다. 점선으로 나타난 DN 신호는 전하 펌프(12)의 게이트를 도통시키는 문턱전압 이하의 전압을 갖게 된다. 두 번째 리셋 경로는 Vin과 Vclk를 조합하여 두 신호 모두 논리 '0'에 존재할 경우에 UP 신호를 논리 '0'으로 하강시키는 역할을 하게 된다. 따라서, UP과 DN 신호가 동시에 논리 '1'로 상승하여 리셋에 필요한 지연시간을 최소화한 것이다. 또한 출력 UP에 나타나는 신호는 하단 F/F의 게이트와 연결되어 입력 Vclk를 리셋시키는 동작을 하며, 출력 DN에 나타나는 신호는 상단 F/F의 게이트와 연결되어 입력 Vin을 리셋시키는 동작을 하게 된다.

그러나 UP이 "1" 되었을 때 이 값이 DN의 인버터를 통해 대기 상태에 있다가 Vclk가 "1"에서 "0"으로 천이가 일어날 때까지 Vdd에서 접지(GND) 까지의 짧은 회로 전류가 흐르게 되고 다수의 트랜지스터를 이용함으로 인한 전력 소비가 커지게 되는 단점이 있게 된다.

상술한 바와 같이, 종래 구조의 회로들은 도 2를 기본으로 하여 40 여 개의트랜지스터로 구성되어 있어 게이트 캐패시턴스에 의해 출력의 지연이 생기게 되고, 특히 전원 전압을 낮출 경우 여러개의 직렬로 트랜지스터로 구성됨으로써 로직 문턱 전압 부근에서 트랜지스터가 포화 영역과 선형 영역의 동작 영역을 가지기 때문에 정상적인 출력을 기대하기 어렵다.

도 5는 종래의 위상 주파수 검출기를 사용하여 위상이 2π이상이거나 주파수의 차이가 2 배 이상일 경우의 구동 파형을 도시한 것이다.

두 입력신호의 위상 또는 주파수가 2π내에서 정확한 위상차를 판별하여야 하나, 종래의 위상 주파수 검출기는 리셋 타임을 줄이기 위해 출력단에 추가한 NOR 게이트에 의해 두 입력신호가 0일 경우, 무조건 리셋되어 정확한 위상차를 판별하지 못하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 위상 주파수 검출기를 최소의 트랜지스터로 구성하여 저전압·저전력 하에서의 동작과 빠른 속도를 가질 수 있도록 하고 위상 및 주파수가 2배 이내에서 위상차를 판별할 수 있도록 구현하는데 있다.

도 1은 위상 동기 루프의 블럭도.

도 2는 종래의 위상 주파수 검출기의 구조와 입출력 특성을 설명하는 도면.

도 3은 도 2에 도시된 위상 주파수 검출기 구조의 회로를 나타내는 도면.

도 4는 두 리셋 경로를 가지는 종래의 위상 주파수 검출기의 구조와 입출력 특성을 설명하는 도면.

도 5는 종래의 위상 주파수 검출기에서 위상이 2π이상이거나 주파수의 차이가 2배 이상일 때의 입출력 특성을 나타내는 도면.

도 6은 본 발명에 따른 위상 주파수 검출기를 나타내는 회로도.

도 7은 도 6에 도시된 본 발명의 입출력 특성을 설명하는 도면.

도 8은 본 발명의 따른 위상이 2π이상이거나 주파수의 차이가 2배 이상인 경우의 입출력 특성을 나타내는 도면.

상기 목적을 달성하기 위하여 본 발명에 따른 위상 주파수 검출기는 제1 입력신호에 따라 제1 출력신호로서 출력하는 제1 디-플립플롭과, 제2 입력신호에 따라 제2 출력신호로서 출력하는 제2 디-플립플롭과, 상기 제1 및 제2 디-플립플롭의출력단자들과 리셋단자들 사이에 접속되어 상기 제1 및 제2 출력신호를 논리곱 연산하여 발생된 출력신호로 상기 제1 및 제2 디-플립플롭을 리셋시키는 논리곱 게이트를 구비하며, 상기 논리곱 게이트는 상기 제1 및 제2 디-플립플롭 각각에 대하여 상기 제1 출력신호와 제2 출력신호를 입력신호로 하는 두 개의 트랜지스터들이 직렬로 접속되어 상기 제1 및 제2 출력신호를 논리곱 연산하여 상기 제1 및 제2 디-플립플롭을 리셋시키는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 6 내지 도 8을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.

도 6은 본 발명에 따른 위상 주파수 검출기를 설명하기 위한 도면이다.

도 6을 참조하면, 약 3V 정도의 저전압에서 동작 가능하도록 회로의 구조를 간략화하여 설계한 것으로, 10개의 트랜지스터와 2개의 인버터로 구성된다. M1 내지 M5, M11 및 M12가 도 2의 상단의 플립플롭 역할을 하게 되고, M6 내지 M10, M13 및 M14가 하단의 플립플롭 역할을 한다. 또한 M2와 M3, M7와 M8은 각각 직렬로 연결되어 앤드게이트(23)와 플립플롭(21,23)의 리셋(Reset) 단자 역할을 하여 종래의 40여개의 트랜지스터로 형성된 위상 주파수 검출기의 기능을 그대로 수행하게 된다.

도 6의 구조를 보면, 전압전압(Vdd)이 인가되면 제1 입력신호(Vin)에 따라 제1 출력신호(UP)로서 출력하는 제1 D-F/F(21)과, 제2 입력신호(Vclk)에 따라 제2출력신호(DN)로서 출력하는 제2 D-F/F(22)과, 제1 및 제2 D-F/F(21,22)의 출력단자들과 리셋단자들(24,25) 사이에 접속되어 제1 및 제2 출력신호(UP,DN)를 논리곱 연산하여 발생된 출력신호로 제1 및 제2 D-F/F(21,22)을 리셋시키는 앤드 게이트(23)를 구비한다.

앤드게이트(23)는 제1 및 제2 D-F/F(21,22) 각각에 대하여 제1 출력신호와 제2 출력신호가 각각 제어단자에 입력되고 두 개의 트랜지스터들(M2,M3,M7,M8)이 직렬로 접속되어 제1 및 제2 출력신호를 논리곱 연산하여 제1 및 제2 D-F/F(21,22)을 리셋시킨다.

앤드게이트(23)는 제1 출력신호가 게이트단자에 입력되고 소오스단자가 기저전압원에 접속되는 N 타입 제3 트랜지스터(M3)와, 제2 출력신호가 게이트단자에 입력되고 소오스단자가 제3 트랜지스터의 드레인단자에 접속되며 소오스단자가 제1 D-F/F(21)의 리셋단자(24)에 접속되는 N 타입 제2 트랜지스터(M2)를 구비하게 된다. 또한 제2 출력신호가 게이트단자에 입력되고 소오스단자가 기저전압원에 접속되는 N 타입 제8 트랜지스터(M8)와, 제1 출력신호가 게이트단자에 입력되고 소오스단자가 제8 트랜지스터(M8)의 드레인단자에 접속되며 드레인단자가 제2 D-F/F의 리셋단자(25)에 접속되는 N 타입 제7 트랜지스터(M7)를 구비하게 된다.

제1 D-F/F(21)은 전원전압(Vdd)이 소오스단자에 입력되고 제1 입력신호(Vin)가 제1 트랜지스터(M1)의 게이트단자에 입력되며 드레인단자가 리셋단자(24)에 접속되는 P 타입 제1 트랜지스터(M1), 상기 전원전압(Vdd)이 소오스단자에 입력되고 게이트단자가 상기 리셋단자에 접속되는 P 타입 제4 트랜지스터(M4), 상기 제1 입력신호(Vin)가 게이트단자에 입력되고 드레인단자가 상기 제4 트랜지스터(M4)의 드레인단자에 접속되며 소오스단자가 상기 기저전압원에 접속되는 N 타입 제5 트랜지스터(M5), 상기 전원전압(Vdd)이 소오스단자에 입력되고 게이트단자가 상기 제4 및 제5 트랜지스터(M4,M5)의 드레인단자들에 공통 접속되며 드레인단자가 상기 제1 출력신호가 출력되는 제1 출력단자(UP)에 접속되는 P 타입 제11 트랜지스터(M11), 게이트단자가 상기 제4 및 제5 트랜지스터(M4,M5)의 드레인단자들에 공통 접속되고 소오스단자가 상기 기저전압원에 접속되며 드레인단자가 상기 제1 출력단자에 접속되는 N 타입 제12 트랜지스터(M12)를 구비하도록 구성된다.

제2 D-F/F(22)은 제1 D-F/F(21)의 경우와 같은 구조를 가지고 있다.

도 6에 있어서, UP/DN 출력신호가 1일 경우 직렬로 연결되어 있는 M2, M3는 온(ON)이 되어 M4를 온(ON)시키게 된다. 이 때 제1 입력신호(Vin)이 1 인 경우는 M5가 온(ON)이 되게 된다. 이러한 경우 온(ON)이 된 M4와 M5가 직렬로 연결되어 출력이 0을 갖기 위해서는 M4와 M5의 사이즈를 조정하여 출력이 0을 유지하도록 M4를 M5보다 사이즈를 크게 하여 M5에 걸리는 전압이 인버터의 비교전압보다 크게 설계한다.

또한 UP/DN 출력신호가 1이고 제1 입력신호(Vin)가 0인 경우는 M5가 오프(OFF)가 되고, M4는 직렬연결된 M2,M3에 의해 온(ON)이 되므로 인버터를 통한 제1 출력(UP)은 0이 된다.

반대로 UP/DN 출력신호가 0일 경우는 D-F/F의 역할을 하게 된다.

제1 입력신호(Vin)가 0일 경우 M1이 온(ON)이 되어 M4를 오프(OFF)시키고 M5역시 오프(OFF)인 상태를 유지하므로 출력은 이전의 상태를 유지하게 된다. 또한, 제1 입력신호(Vin)이 1일 경우 M1이 오프(OFF)가 되어 M4의 입력단자는 플로팅되고, M5는 온(ON)이 되어 출력은 1을 내보내게 되어 입력신호가 0에서 1로 바뀌는 클럭의 에지에서 동작을 하게 되어 위상 주파수 검출기의 정상동작이 가능하게 된다.

도 7을 통해 도 6에 도시된 위상 주파수 검출기의 동작 원리를 살펴보기 위해서 Vin과 Vclk가 어느 정도의 위상차를 가지게 될 경우의 입출력 특성을 도시한 것이다.

도 7a는 입력신호 Vin이 Vclk보다 위상이 빠를 경우이고, 도 7b는 그 반대의 경우이다.

도 7a는 입력이 1로 상승하는 시점과 동시에 논리'1'의 신호가 D-F/F에 해당하는 부분의 출력 UP에 나타난다. 또한, 입력신호 Vclk가 1로 상승하는 시점과 동시에 출력 DN신호에 논리 '1'의 신호가 순간적으로 나타난다. 이후 UP 신호와 DN 신호는 동시에 논리 '1'에서 논리 '0'으로 리셋되게 된다.

또한 도 7b는 도 7a와 반대로 입력신호 Vclk가 1로 상승하는 시점과 동시에 논리 '1'의 신호가 출력 DN에 나타난다. 또한, 입력신호 Vin가 1로 상승하는 시점에서는 출력 UP신호가 논리 '1'의 신호를 순간적으로 나타난다. 이후, UP 신호와 DN 신호는 동시에 논리 '1'에서 논리 '0'으로 변화하여 나타나게 된다.

즉 UP/DN을 리셋시키는 방법은 UP/DN이 동시에 논리 '1'이 될 경우에는 입력단에 직렬로 연결된 두개의 트랜지스터가 앤드게이트의 역할을 하여 UP/DN이 리셋되는 것이다. 또한 Vdd에서 그라운드까지의 순간전류는 UP/DN이 동시에 1이 되었을 때만 흐르게 되므로 전력 소비면에서도 7의 지연시간을 갖는 종래의 발명보다는 우수할 수 있게 된다.

도 8은 본 발명에 따른 위상/주파수 검출기에서 위상 및 주파수 차이가 2배 이상일 경우의 입출력 특성을 도시한 것이다.

UP/DN을 리셋시키는 방법이 UP/DN이 동시에 논리 '1'이 될 경우에는 입력단에 직렬로 연결된 두 개의 N-MOS 트랜지스터가 앤드게이트 역할을 하여 업/다운이 리셋되는 구조로서 UP/DN이 1이 될 때만 리셋되므로, 위상 및 주파수가 2배 이상이라도 위상차를 판별할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 위상/주파수 검출기는 트랜지스터의 개수를 줄임에 따라 종래의 경우보다 약 70%의 칩 사이즈의 감소를 가져올 수 있고, 3개의 직렬 트랜지스터 구조를 가짐에 따라 문턱전압의 3배에 해당되는 전원전압까지 낮출 수 있어 저전압 구현과 저전력 구현이 가능하게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 거이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

1. 위상 주파수 검출기에 있어서,

   제1 입력신호(Vin)에 따라 제1 출력신호(UP)로서 출력하는 제1 디-플립플롭과,

   제2 입력신호(Vclk)에 따라 제2 출력신호(DN)로서 출력하는 제2 디-플립플롭과,

   상기 제1 및 제2 디-플립플롭의 출력단자들과 리셋단자들 사이에 접속되어 상기 제1 및 제2 출력신호(UP 및 DN)를 논리곱 연산하여 발생된 출력신호로 상기 제1 및 제2 디-플립플롭을 리셋시키는 제 1 및 제 2 논리곱 게이트를 구비하며,

   상기 제 1 및 제 2 논리곱 게이트는 상기 제1 및 제2 디-플립플롭 각각에 대하여 상기 제1 출력신호와 제2 출력신호를 입력신호로 하는 두 개의 트랜지스터들이 직렬로 접속되어 상기 제1 및 제2 출력신호를 논리곱 연산하여 상기 제1 및 제2 디-플립플롭을 리셋시키는 것을 특징으로 하는 위상 주파수 검출기.
2. 제 1 항에 있어서,

   상기 제 1 논리곱 게이트는,

   상기 제1 출력신호가 게이트단자에 입력되고 소오스단자가 기저전압원에 접속되는 제3 트랜지스터와,

   상기 제2 출력신호가 게이트단자에 입력되고 소오스단자가 상기 제3 트랜지스터의 드레인단자에 접속되며 드레인단자가 상기 제1 디-플립플롭의 리셋단자에 접속되는 제2 트랜지스터를 구비하며;는 것을 특징으로 하는 위상 주파수 검출기.
3. 제 1 항에 있어서,

   상기 제 2 논리곱 게이트는 상기 제2 출력신호가 게이트단자에 입력되고 소오스단자가 기저전압원에 접속되는 N 타입 제8 트랜지스터와,

   상기 제1 출력신호가 게이트단자에 입력되고 소오스단자가 상기 제8 트랜지스터의 드레인단자에 접속되며 드레인단자가 상기 제2 디-플립플롭의 리셋단자에 접속되는 N 타입 제7 트랜지스터를 구비하는 것을 특징으로 하는 위상 주파수 검출기.
4. 제 2 항에 있어서,

   상기 제1 디-플립플롭은 상기 전원전압이 소오스단자에 입력되고 상기 제1 입력신호가 게이트단자에 입력되며 드레인단자가 상기 리셋단자에 접속되는 P 타입 제1 트랜지스터와,

   상기 전원전압이 소오스단자에 입력되고 게이트단자가 상기 리셋단자에 접속되는 P 타입 제4 트랜지스터와,

   상기 제1 입력신호가 게이트단자에 입력되고 드레인단자가 상기 제4 트랜지스터의 드레인단자에 접속되며 소오스단자가 상기 기저전압원에 접속되는 N 타입 제5 트랜지스터와,

   상기 전원전압이 소오스단자에 입력되고 게이트단자가 상기 제4 및 제5 트랜지스터의 드레인단자들에 공통 접속되며 드레인단자가 상기 제1 출력신호가 출력되는 제1 출력단자에 접속되는 P 타입 제11 트랜지스터와,

   게이트단자가 상기 제4 및 제5 트랜지스터의 드레인단자들에 공통 접속되고 소오스단자가 상기 기저전압원에 접속되며 드레인단자가 상기 제1 출력단자에 접속되는 N 타입 제12 트랜지스터를 구비하는 것을 특징으로 하는 위상 주파수 검출기.
5. 제 4 항에 있어서,

   상기 제4 트랜지스터의 폭 사이즈가 상기 제5 트랜지스터의 그것보다 크게 설정되는 것을 특징으로 하는 위상 주파수 검출기.
6. 제 3 항에 있어서,

   상기 제2 디-플립플롭은 상기 전원전압이 소오스단자에 입력되고 상기 제2 입력신호가 게이트단자에 입력되며 드레인단자가 상기 리셋단자에 접속되는 P 타입 제11 트랜지스터와,

   상기 전원전압이 소오스단자에 입력되고 게이트단자가 상기 리셋단자에 접속되는 P 타입 제9 트랜지스터와,

   상기 제2 입력신호가 게이트단자에 입력되고 드레인단자가 상기 제9 트랜지스터의 드레인단자에 접속되며 소오스단자가 상기 기저전압원에 접속되는 N 타입 제10 트랜지스터와,

   상기 전원전압이 소오스단자에 입력되고 게이트단자가 상기 제9 및 제10 트랜지스터의 드레인단자들에 공통 접속되며 드레인단자가 상기 제2 출력신호가 출력되는 제2 출력단자에 접속되는 P 타입 제13 트랜지스터와,

   게이트단자가 상기 제9 및 제10 트랜지스터의 드레인단자들에 공통 접속되고 소오스단자가 상기 기저전압원에 접속되며 드레인단자가 상기 제2 출력단자에 접속되는 N 타입 제14 트랜지스터를 구비하는 것을 특징으로 하는 위상 주파수 검출기.
7. 제 6 항에 있어서,

   상기 제9 트랜지스터의 폭 사이즈가 상기 제10 트랜지스터의 그것보다 크게 설정되는 것을 특징으로 하는 위상 주파수 검출기