JPH09321592A - 位相比較回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な回路構成で消費電力を少なくした位相
比較回路の実現を課題にする。 【解決手段】 基準信号を一方のＲＳフリップフロップ
２のリセット端子と４入力ＮＯＲゲート回路１の第１の
入力端子に入力し、この基準信号と位相を比較するため
の入力信号を他方のＲＳフリップフロップ２のリセット
端子と４入力ＮＯＲゲート回路１の第２の入力端子に入
力し、４入力ＮＯＲゲート回路１の出力信号を２つのＲ
Ｓフリップフロップ２および３のセット端子に入力し、
２つのＲＳフリップフロップ２および３の出力信号を４
入力ＮＯＲゲート回路１の第３および第４の入力端子に
それぞれ入力し、一方のＲＳフリップフロップ２の出力
がハイ状態にある時間長と他方のＲＳフリップフロップ
３の出力がハイ状態にある時間長との比較から位相を検
出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相比較回路に関
し、ことにＰＬＬ回路に用いられる位相比較回路の改良
に関する。

【０００２】

【従来の技術】図７（ａ）はＰＬＬ回路の基本的な構成
を示すブロック図である。ＰＬＬ（Phase Locked Loop
）回路は図７（ａ）に示されるように、内部に位相比
較回路１０１、低域フィルタ（Low Pass Filter;以下Ｌ
ＰＦで表す）１０２、誤差信号増幅器１０３、電圧制御
発振器（Voltage Controlled Oscillator;以下ＶＣＯで
表す）１０４を有する帰還系で構成される。位相比較回
路１０１は入力信号の周波数および位相と、ＶＣＯ１０
４の周波数および位相とを比較し、その誤差に比例した
平均直流電圧を発生する。この誤差電圧はＬＰＦ１０
２、誤差信号増幅器１０３を介してＶＣＯ１０４の制御
端子に加えられ、入力信号とＶＣＯ１０４の発振周波数
との周波数差、位相差が低減する方向にＶＣＯ１０４の
発振周波数を変化させる。

【０００３】ここで、ＶＣＯ１０４の自由発振周波数ｆ
０と入力信号の周波数が充分近いとＶＣＯ１０４は入力
信号に引き込まれる。すなわち、図７（ｂ）に示すよう
に、周波数ｆ１あるいはｆ３でＶＣＯ１０４の発振周波
数は入力周波数に引き込まれ、ｆ２あるいはｆ４でこの
状態から外れる。ｆ１からｆ３の範囲をキャプチュアレ
ンジ、引き込みを維持できるｆ２からｆ４の範囲をロッ
クレンジとよぶ。ロックレンジ内ではｆ０と入力周波数
はその差に比例した位相差を保ち、一致している。

【０００４】これによって入力信号に発振周波数と位相
を追尾させた信号をＶＣＯ１０４の出力として取り出す
ことができる。また、ＶＣＯ１０４出力を位相比較回路
１０１に帰還する前に分周回路１０５で１／ｎの分周を
行うと、入力信号をｎ逓倍した信号がＶＣＯ１０４出力
として得られ、周波数シンセサイザーとして用いること
ができる。

【０００５】図８は図７（ａ）のＰＬＬ回路に用いられ
る従来の位相比較回路の回路図を示したもので、図９は
そのブロック図、図１０はその各部の波形を示すタイミ
ングチャートである。

【０００６】図９において１は状態検出回路、２および
３はＲＳフリップフロップ、１１は基準周波数入力端
子、１２は比較周波数入力端子、１３、１４は位相比較
回路の出力端子を示す。ＲＳフリップフロップ２、３は
Ｒ端子へのパルス信号の立上がりでリセットされ、Ｓ端
子へのパルス信号の立上がりでセットされる。

【０００７】また、図１０で（ａ）および（ｅ）は基準
周波数入力端子に入力される基準周波数信号、（ｂ）お
よび（ｆ）は比較周波数入力端子に入力される比較周波
数信号で、（ｂ）は基準周波数よりも周波数が高い場
合、（ｆ）は基準周波数よりも周波数が低い場合であ
る。また（ｃ）は比較周波数が基準周波数よりも高い場
合の出力端子１３の出力波形、（ｄ）はこの場合の出力
端子１４の出力波形、（ｇ）は比較周波数が基準周波数
よりも低い場合の出力端子１３の出力波形、（ｈ）はこ
の場合の出力端子１４の出力波形である。

【０００８】図１０の（ｃ）と（ｄ）、（ｇ）と（ｈ）
の波形を比較すると分かるように、周波数が低い側の
（実際は位相が遅れている側の）入力端子に対応する出
力が、高い側の（実際は位相が進んでいる側の）入力端
子に対応する出力に比べて、出力パルスのハイ（Ｈ）状
態の期間が長いことが分かる。この出力信号を用いてＶ
ＣＯ１０４の発振周波数を制御することができる。

【０００９】ところで、図８では回路をすべて差動回路
で構成している。そのため、フリップフロップ２、３に
はそれぞれ１２個のトランジスタが使用されており、状
態検出回路１には１６個のトランジスタが用いられてい
て、合計４４個のトランジスタがこの回路を構成するた
めに必要である。

【００１０】

【発明が解決しようとする課題】上述のごとく、従来の
ＰＬＬ回路に用いられる位相比較回路では、多数のトラ
ンジスタが用いられ、回路が複雑であり電源電圧も高く
使用電力も多かった。本発明はこの点を改良して、携帯
通信装置などに使用する場合に適したように、比較的簡
単な回路構成でかつ消費電力を少なくした位相比較回路
の実現を課題にする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、状態検出回路と、２つのＲＳフリップフ
ロップを含んで構成される位相比較回路において、前記
状態検出回路は４入力ＮＯＲゲート回路で構成され、基
準信号を一方の前記ＲＳフリップフロップのリセット端
子と前記４入力ＮＯＲゲート回路の第１の入力端子に入
力し、前記基準信号と位相を比較するための入力信号を
他方の前記ＲＳフリップフロップのリセット端子と前記
４入力ＮＯＲゲート回路の第２の入力端子に入力し、前
記４入力ＮＯＲゲート回路の出力信号を前記２つのＲＳ
フリップフロップのセット端子に入力し、前記２つのＲ
Ｓフリップフロップの出力信号を前記４入力ＮＯＲゲー
ト回路の第３および第４の入力端子にそれぞれ入力し、
前記一方のＲＳフリップフロップの出力がハイ状態にあ
る時間長と前記他方のＲＳフリップフロップの出力がハ
イ状態にある時間長との比較から位相を比較することを
特徴とする。

【００１２】

【発明の実施の形態】以下、本発明にかかる位相比較回
路を添付図面を参照にして詳細に説明する。図１は、本
発明の位相比較回路のブロック図である。図１におい
て、１は状態検出回路、２および３はＲＳフリップフロ
ップ、１１は基準周波数入力端子、１２は比較周波数入
力端子、１３、１４は位相比較回路の出力端子、１５は
状態検出回路１の出力を示す。ＲＳフリップフロップ
２、３はＲ端子へのパルス信号の立上がりでリセットさ
れ、Ｓ端子へのパルス信号の立上がりでセットされる。

【００１３】図１の回路ブロック図の基本的構成は、図
９の従来回路の回路ブロック図のそれと同じである。図
９の従来回路と本回路の相違点は、従来回路が差動構成
にされていたのに対して、本回路がシングルエンドであ
り、従来の状態検出回路が２つのＡＮＤゲートと１つの
ＮＡＮＤゲートで構成されていたのに対して、本回路は
４入力のＮＯＲゲートで構成された点である。

【００１４】図２は、本発明のＲＳフリップフロップ２
または３の回路構成である。この回路の動作について説
明する。まずセット時は、セット端子１５に正のパルス
が入力されると、トランジスタＱ１３がオンとなり、電
流Ｉ１はトランジスタＱ１３を流れる。これによりトラ
ンジスタＱ１４を流れる電流は０になってトランジスタ
Ｑ１４はオフになり、トランジスタＱ１４のコレクタ電
圧、つまりＶｏｕｔはハイ（Ｈ）になる。この時トラン
ジスタＱ１５もオンになる。セット端子１５の正パルス
が終了した後でも、トランジスタＱ１５がオンになって
いるため、トランジスタＱ１４はオフのままで、Ｖｏｕ
ｔがハイ（Ｈ）の状態は保たれる。

【００１５】次にリセット時には、リセット端子１１に
正のパルスが入力されると、トランジスタＱ１２がオン
となり、電流Ｉ１がトランジスタＱ１２を流れる。した
がってトランジスタＱ１２のコレクタ電圧、つまりＶｏ
ｕｔはロー（Ｌ）になる。この時、トランジスタＱ１５
がオフ、トランジスタＱ１４がオンになる。リセット端
子１１の正パルスが終了した後でもトランジスタＱ１４
がオンになっているため、Ｖｏｕｔはロー（Ｌ）の状態
に保たれる。

【００１６】図３は、本発明の状態検出回路１の回路構
成である。この状態検出回路１は４入力のＮＯＲ回路で
構成される。この回路の動作について説明する。入力１
〜入力４の内のいずれかでもハイ（Ｈ）の時は、対応す
るトランジスタＱ１１、Ｑ１６、Ｑ２１、Ｑ２６がオン
になり、オン状態のトランジスタを介して抵抗Ｒ３に電
流が流れるので、各トランジスタのコレクタを結んだＶ
ｏｕｔはロー（Ｌ）になる。Ｖｏｕｔがハイ（Ｈ）にな
るのは入力１〜入力４がすべてロー（Ｌ）でトランジス
タＱ１１、Ｑ１６、Ｑ２１およびＱ２６がすべてオフの
場合のみである。したがって４入力のＮＯＲ回路が実現
される。

【００１７】図４は、図２のＲＳフリップフロップと図
３の４入力のＮＯＲ回路を用いた位相比較回路の回路図
である。この回路は１５個のトランジスタで構成され、
図８に示した従来例のほぼ１／３のトランジスタで実現
することができる。

【００１８】さらに、図４と図８とを比較して分かるよ
うに、図８の従来例では電源（Ｖｃｃ）と接地（ＧＮ
Ｄ）間に２個のトランジスタが縦積みされている場合が
あるが、、本回路では入出力信号をシングルエンドで扱
うためにトランジスタの縦積みがなく、電源（Ｖｃｃ）
と接地（ＧＮＤ）間には常に１個のトランジスタしか配
置されない。このため、本発明の回路は従来回路よりも
トランジスタ１個分電源電圧Ｖｃｃが低くても動作す
る。電源電圧Ｖｃｃが低いことと、使用トランジスタの
個数が少ないことから、消費電力が大幅に少なくなる。

【００１９】本回路の動作時の各部の波形を示すタイミ
ングチャートを図６および図１０に示した。図１０の波
形は従来例で説明したものと全く同じである。（ａ）お
よび（ｅ）は基準周波数入力端子ＵＸ（図１の１１）に
入力される基準周波数信号Ｓ１１、（ｂ）および（ｆ）
は比較周波数入力端子ＤＸ（図１の１２）に入力される
比較周波数信号Ｓ１２で、（ｂ）は基準周波数よりも周
波数が高い場合、（ｆ）は基準周波数よりも周波数が低
い場合である。また（ｃ）は比較周波数が基準周波数よ
りも高い場合の出力端子ＱＵ（図１の１３）の出力波形
Ｓ１３、（ｄ）はこの場合の出力端子ＱＤ（図１の１
４）の出力波形Ｓ１４、（ｇ）は比較周波数が基準周波
数よりも低い場合の出力端子ＱＵ（図１の１３）の出力
波形Ｓ１３、（ｈ）はこの場合の出力端子ＱＤ（図１の
１４）の出力波形Ｓ１４である。

【００２０】比較周波数Ｓ１２が先に立ち上がった場合
は，基準周波数信号Ｓ１１が立ち下がるまでの時間、出
力波形Ｓ１４をロー（Ｌ）にし、逆に基準周波数信号Ｓ
１１が先に立ち上がった場合は，比較周波数Ｓ１２が立
ち下がるまでの時間、出力波形Ｓ１３をロー（Ｌ）にす
るように動作する。

【００２１】図１０の（ｃ）と（ｄ）、（ｇ）と（ｈ）
の波形を比較すると分かるように、周波数が低い側の
（実際は位相が遅れている側の）入力端子に対応する出
力が、高い側の（実際は位相が進んでいる側の）入力端
子に対応する出力に比べて、出力パルスのハイ（Ｈ）状
態の期間が長いことが分かる。位相比較回路の出力波形
のこの性質を用いることによって、ＶＣＯの発振周波数
を制御することができる。

【００２２】次に、図６に基準周波数信号と比較周波数
信号の周波数がほぼ同じで位相が数前後している場合に
ついて説明する。図６には（ａ）および（ｅ）は基準周
波数入力端子ＵＸ（図１の１１）に入力される基準周波
数信号、（ｂ）および（ｆ）は比較周波数入力端子ＤＸ
（図１の１２）に入力される比較周波数信号で、（ｂ）
は基準周波数よりも位相が遅れている場合、（ｆ）は基
準周波数よりも位相が進んでいる場合である。

【００２３】また（ｃ）は比較周波数が基準周波数より
も位相が遅れている場合の出力端子ＱＵ（図１の１３）
の出力波形、（ｄ）はこの場合の出力端子ＱＤ（図１の
１４）の出力波形、（ｇ）は比較周波数が基準周波数よ
りも位相が進んでいる場合の出力端子ＱＵ（図１の１
３）の出力波形、（ｈ）はこの場合の出力端子ＱＤ（図
１の１４）の出力波形である。

【００２４】図６の（ｃ）と（ｄ）、（ｇ）と（ｈ）の
各出力波形を比較すると明らかなように、位相が遅れて
いる側の入力端子に対応する出力が、位相が進んでいる
側の入力端子に対応する出力に比べて、出力パルスのハ
イ（Ｈ）状態の期間が長いことが分かる。位相比較回路
の出力波形のこの性質を用いることによって、ＶＣＯの
発振信号の位相を入力信号に同期させることができる。

【００２５】

【発明の効果】以上説明したように本発明の請求項１の
発明は、状態検出回路と、２つのＲＳフリップフロップ
を含んで構成される位相比較回路において、状態検出回
路を４入力ＮＯＲゲート回路で構成し、基準信号を一方
のＲＳフリップフロップのリセット端子と４入力ＮＯＲ
ゲート回路の第１の入力端子に入力し、この基準信号と
位相を比較するための入力信号を他方のＲＳフリップフ
ロップのリセット端子と４入力ＮＯＲゲート回路の第２
の入力端子に入力し、４入力ＮＯＲゲート回路の出力信
号を２つのＲＳフリップフロップのセット端子に入力
し、２つのＲＳフリップフロップの出力信号を４入力Ｎ
ＯＲゲート回路の第３および第４の入力端子にそれぞれ
入力し、一方のＲＳフリップフロップの出力がハイ状態
にある時間長と他方のＲＳフリップフロップの出力がハ
イ状態にある時間長との比較から位相を比較するように
した。このような構成をとることにより、使用するトラ
ンジスタの数を少なくすることができ、比較的簡単な回
路構成でかつ消費電力を少なくした位相比較回路を実現
することができ、実用的な効果が大きい。

【００２６】請求項２の発明は、上述の４入力ＮＯＲゲ
ート回路および２つのＲＳフリップフロップの入出力の
構成を差動形式ではなく、シングルエンド形式で行うよ
うにした。このような構成をとることにより、さらに使
用するトランジスタの数を少なくすることができると共
に、電源電圧を低くすることができ、比較的簡単な回路
構成でかつ消費電力を少なくした位相比較回路を実現す
ることができ、実用的な効果が大きい。

【００２７】請求項３の発明は、ＲＳフリップフロップ
を４個のトランジスタで構成するようにした。これによ
り、さらに使用するトランジスタの数を少なくすること
ができ、消費電力を少なくすることができる。

【００２８】請求項４の発明は、４入力ＮＯＲゲート回
路を４個のトランジスタで構成するよにした。これによ
り、さらに使用するトランジスタの数を少なくすること
ができ、消費電力を少なくすることができる。

【図面の簡単な説明】

【図１】本発明の位相比較回路の一実施形態のブロック
図。

【図２】図１に示す本発明の実施形態のＲＳフリップフ
ロップの回路図。

【図３】図１に示す本発明の実施形態の状態検出回路の
回路図。

【図４】図１に示す本発明の実施形態の位相比較回路の
回路図。

【図５】本発明の位相比較回路の他の実施形態の回路
図。

【図６】本発明の位相比較回路の各部の波形を示す波形
説明図。

【図７】ＰＬＬ回路の基本的な構成を示すブロック図と
この回路での発振周波数の引き込みを示す説明図。

【図８】従来の位相比較回路のブロック図。

【図９】従来の位相比較回路の回路図。

【図１０】従来および本発明の位相比較回路の各部の波
形を示す波形説明図。

【符号の説明】

１……状態検出回路、２、３……ＲＳフリップフロッ
プ、１１……基準周波数入力端子、１２……比較周波数
入力端子、１３、１４……位相比較回路の出力端子。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 状態検出回路と、２つのＲＳフリップフ
   ロップを含んで構成される位相比較回路において、 前記状態検出回路は４入力ＮＯＲゲート回路で構成さ
   れ、 基準信号を一方の前記ＲＳフリップフロップのリセット
   端子と前記４入力ＮＯＲゲート回路の第１の入力端子に
   入力し、 前記基準信号と位相を比較するための入力信号を他方の
   前記ＲＳフリップフロップのリセット端子と前記４入力
   ＮＯＲゲート回路の第２の入力端子に入力し、 前記４入力ＮＯＲゲート回路の出力信号を前記２つのＲ
   Ｓフリップフロップのセット端子に入力し、 前記２つのＲＳフリップフロップの出力信号を前記４入
   力ＮＯＲゲート回路の第３および第４の入力端子にそれ
   ぞれ入力し、 前記一方のＲＳフリップフロップの出力がハイ状態にあ
   る時間長と前記他方のＲＳフリップフロップの出力がハ
   イ状態にある時間長との比較から位相を比較することを
   特徴とする位相比較回路。
2. 【請求項２】 前記４入力ＮＯＲゲート回路および前記
   ２つのＲＳフリップフロップの入出力の構成をシングル
   エンド構成で行うことを特徴とする請求項１記載の位相
   比較回路。
3. 【請求項３】 前記ＲＳフリップフロップを４個のトラ
   ンジスタで構成することを特徴とする請求項１または請
   求項２記載の位相比較回路。
4. 【請求項４】 前記４入力ＮＯＲゲート回路を４個のト
   ランジスタで構成することを特徴とする請求項１または
   請求項２記載の位相比較回路。